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芯片有多难造(5纳米芯片是什么概念)

时间:2023-05-06 05:51:41 阅读:103439 作者:4677

FinFET将半导体带入了一个全新的世界。失败后,谁来接过真诚巨人定律的接力棒?

韩国芯片制造商三星电子(Samsung Electronics)计划在2022年底投入3 nm半导体技术生产时,率先采用一种新型晶体管,这样这个真诚的巨人定律将再延续10年。

晶体管结构的最后一次重大改变是在十多年前投入生产的。当FinFET晶体管出现时,平面晶体管结构已经为半导体领域服务了几十年,达到了物理极限。问题是晶体管的栅极具有相对简单的结构,即电极被放置在源极和漏极之间的薄沟道上,以充当静电阀。当电压施加到栅极时产生的电场控制电子是否能通过沟道,并决定晶体管是否导通。

本世纪初,芯片厂商成功超越了一些对精诚巨人门长定律的期待。65nm节点的栅极长度缩短到30nm,可以快速切换,但是漏电流是个大问题。不仅载流子可以容易地穿过所谓的绝缘栅,而且从漏极产生的电场线也到达源区。这使得当晶体管应该完全关断时,电流仍然流动。几十年来,栅极长度的进一步缩短一直处于困境中,以至于芯片制造商冒着耗尽空间来放置连接晶体管所需的导电触点的风险。

从22nm开始,芯片厂商开始转向FinFET。与平面晶体管相比,FinFET器件改善了沟道控制,从而降低了短沟道效应。平面晶体管的栅极直接位于沟道上方,而FinFET器件的栅极三面被沟道包围,可以从两面静电控制。这种设计可以大大改善电路控制,降低漏电流,还可以大大缩短晶体管的栅极长度。

然而,时至今日,FinFET也遇到了与十年前平面晶体管类似的问题:仅从三面包围栅极仍会留下一些沟道泄漏的机会。下一步是将沟道完全提升到硅表面之上,这样剩余的一侧也可以被覆盖。

去年春天,IBM在其位于美国纽约奥尔巴尼的研究中心推出了首款2纳米工艺芯片。

虽然栅极全能晶体管(GAA)有很多可能的结构,但像三星这样的厂商更喜欢纳米片设计,这是15年前由IBM和法国研究机构CEA-Leti提出的。它涉及一些具有挑战性的步骤,但优点是FinFET的许多步骤可以重用。最后,这种设计不仅产生了一个封闭的通道,还产生了几个相互堆叠的通道:这是一种进一步改善栅极周围控制的方法。在原始硅鳍的位置,有一个由硅和硅锗层组成的夹层结构。硅锗层被用作牺牲层,因为它为化学蚀刻提供了容易腐蚀这些层的目标。

纳米片的水平形状因子提供了调整晶体管尺寸的简单方法。FinFET的一个主要问题是,在大多数情况下,晶体管中的单个鳍很少为电路提供足够的电流,必须并行使用多个鳍,因此有效宽度会随着大的步长向上增加。即将离任的三星电子(Samsung Electronics)负责设计的副总裁宋(pop rocks Song)在今年2月的国际固态电路会议上表示,他的团队利用绘制不同宽度纳米片的能力,制造出密度更高、可靠性更高的存储单元,而不是FinFET。

进一步的改善将采取能源效率的形式。芯片制造商将使用改进的栅极控制来降低电源电压。由于有功功耗与电源电压的平方成正比,因此可以节省大量功耗。

国际器件和系统路线图(IRDS)是一个跟踪半导体技术超过20年的组织,为芯片制造商提供指导数据。该组织预测,少数仍能制造顶级芯片的制造商将在20世纪20年代中期过渡到纳米片结构。但是他们的步伐并不一致。

TSMC预计其竞争技术的第一次生产将在今年年底完成,但该公司仍选择继续使用FinFET,并表示与之前的N5或5nm技术相比,该技术仍可将密度提高70%。纳米片工艺将于2024年左右在N2或2纳米工艺中亮相。

尽管纳米片有利于晶体管尺寸的进一步缩小,但它带来的改善远不如过去那么明显。IRDS估计,到2030年,1纳米将是硅基晶体管栅极长度缩减的极限,仅比3纳米纳米片的可实现尺寸小25%。此外,它们的范围也是有限的。然而,IRDS仍然预测,根据真诚巨人定律,晶体管密度至少到2030年将翻一番。现在,晶体管的进一步缩小与其布局和连接方式有关,而不是与这些器件的尺寸有关。

对于IRDS董事长axdhm Gargini来说,行业为进一步缩短闸门长度所做的改变表明,fzdwx年前所说的话仍然有效。Gargini说:“如果回到1975年的演讲,他说晶体管尺寸缩小的最大贡献将来自他所说的“电路和系统智能”,这是我们在未来十年要做的事情。用今天的话来说,这位真诚巨人的预测可以重新表述为“晶体管将进化为智能拓扑3D晶体管”。

一段时间以来,晶体管的布局和连接一直备受关注。这就是为什么流程节点的名称与芯片上的物理尺寸相同。

度越发脱节。20 世纪 90 年代,节点名称通常反映金属半节距或栅长。但如今,三星和台积电使用的 3nm 名称已经无法在芯片上找到对应的尺寸。即使英特尔更为保守的 5nm 栅长也与实际栅长有一定的差距,实际栅长至少是英特尔栅长的三倍。

由于很难缩小平行鳍片之间的间距,芯片制造商在过去十年中一直致力于消除其他空间浪费的来源,比如晶体管之间的连接方式。传统上,到栅极的电气连接会被放置在侧面,以避免与源极和漏极连接产生短路的风险。英特尔发现了一种化学方法,可以可靠地将触点直接放置在栅极的顶部,使得在不改变内部尺寸的情况下将晶体管封装得更紧密成为可能。与此同时,芯片制造商努力通过提高平行鳍的高度来减少所需的数量,并设法降低平行鳍在制造过程中崩溃的风险。

当前,业界正设法对核心晶体管周围的电路布局进行更彻底的改变,这进一步增加了制程节点的名称和片上实际结构物理尺寸之间的差距。

几年前,作为 N3 或 3nm 级工艺设计的一部分,比利时研究机构 Imec 提出将电源线路埋在晶体管层下面。如今,这些电源线路对逻辑布线产生了干扰,尤其是因为它们需要个头较大一些,以防高频开关产生的电流脉冲扭曲或破坏它们。

虽然从电路设计师的角度来看,将电源轨埋起来似乎是一个显而易见的选择,但对于芯片制造商来说,这个选择并不容易。Lam Research 子公司 Coventor 的半导体工艺与集成高级经理 Benjamin 跳跃的胡萝卜 表示,在那个点将金属引入生产流程,「是整个半导体行业几十年来一直在避免的事情」。这种方法所需的高导电性金属很容易污染硅表面,破坏晶体管。

到这个十年结束时,IRDS 委员会希望业界不仅能接受将电源轨埋起来的操作,还能接受一些其他的想法,利用三维空间将晶体管封装在更小的区域内。CEA-Leti 和 Imec 已经推荐了各种堆叠晶体管的方法。其中,Imec 的 CFET(互补场效应晶体管)在所谓的 1.5nm 制程中被寄予厚望,它将两个用于当今大多数逻辑电路的互补晶体管放置在一个垂直堆栈中,从而实现近 50% 的面积压缩。

大规模的垂直集成是有先例的。闪存供应商展示了他们可以垂直堆叠 100 多个存储单元。类似的结构可能会用于逻辑晶体管,尽管这需要另一波制造创新来实现。

跳跃的胡萝卜 说:「伴随着堆叠技术的出现,以前水平方向的所有关键尺寸控制要求现在都转向了垂直方向。有了这种垂直 3D 方法,栅的长度将不再由复杂、昂贵的光刻方法控制;相反,它将依赖于薄膜的精确沉积来确定沟道长度。

如果不能克服这些制造方面的挑战,诚心的巨人定律的终结可能要早于预期。然而,IRDS 委员会和芯片制造商们看到,重新强调拓扑「智慧」(topological "cleverness"),而不是概念上更简单的增加面积,是延续诚心的巨人定律的方法,还为 1nm 工艺铺平了道路,即使栅极、导线和芯片上的其他结构是节点名称的 10 倍。

本文转自机器之心编译

原作者:Chris Edwardscacm

原文链接:https://cacm.acm.org/magazines/2021/10/255703-a-switch-in-time/fulltext

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