编辑评论/说明
基于华虹公司的0.35m BCD工艺，设计了一种可提供源电流和吸电流的低压DDR(双数据速率)终端稳压芯片。该芯片支持2.5V输入电压轨和3.3V输入电压轨。该芯片的电源电压范围为1.1~3.5V，具有低噪声、低功耗、快速响应的特点，能够满足DDR、DDR2、DDR3、DDR3L、DDR4的VTT总线电压要求。
介绍
随着数字电视、机顶盒、VGA卡、电信、数据通信、笔记本、移动通信设备等海量存储电子产品的发展以及消费类电子产品需求的不断增加，DDR内存[1，2]的应用越来越普及。DDR存储器的中文名称是“双数据速率同步动态随机存取存储器”，它是在同步动态随机存取存储器(SDRAM)的基础上发展起来的。与单数据速率相比，DDR技术在一个时钟周期内实现两次读/写操作，即在时钟的上升沿和下降沿分别执行一次读/写操作。DDR以其突出的性能、较低的功耗和更具竞争力的成本，在计算机和手机的内存中得到了广泛的应用。DDR内存不断更新，数据速率逐渐提高，容量逐渐增大，工作电压逐渐降低，这就需要更先进的电源管理系统提供支持。
DDR是一种具有双向数据传输方式的存储器，其“双向数据传输”特性要求电源系统同时具备输出驱动电流和吸电流的能力，因此具有吸/源电流能力的终端调节器成为首选。同时，DDR的输入电源应连接到低阻抗调节器的输出端。随着时钟频率的增加、电源电压的降低和负载电流的增加，为了避免总线上负载的变化引起输入电源电压的变化，需要调节器具有高电流输出能力和良好的负载瞬态响应性能。
介绍了一种低压端电压调节器芯片的设计，该芯片可以同时作为DDR、DDR2、DDR3[3]、DDR3L和DDR4[4]存储器的总线电压，可以为DDR存储器提供完整的低功耗解决方案[5]。该电路可以实现快速瞬态响应，只需要20 F的输出电容。输入电压(VIN)支持2.5 V和3.3 V电源轨，最小独立电源(VLDOIN)达到0.9 V，提高了电源效率。当输出电压建立后，芯片可以产生高阻抗PGOOD信号。可输出稳定的母线电压VTT(0.51.8 V)，可实现3 A以上的源电流和吸电流，静态电流仅为800 A
引言主要介绍DDR终端调节器芯片的架构设计和基本原理。第一节给出了缓冲电路、输出驱动电路和上下功率管电路的设计。第2节给出了低压DDR终端调节器的布局和后仿真结果。第三节得出结论。
1电路设计与实现
本文设计的DDR端调制架构如图1所示，主要包括输入缓冲器、跨导放大器、高低侧电流放大器、高低侧功率管、输出检测电路和过流、过温、欠压保护单元。工作原理如下：基准输入REFIN经过缓冲单元产生缓冲后的基准输出电压REFOUT，REFOUT端口还可以提供10 mA吸电流/拉电流。REFOUT电压通过输出驱动器级来驱动高端和低端功率晶体管，以产生DDR总线电压VTT，并且可以提供电流值为3 A的源电流和吸电流
图1 DDR终端调节器架构图
在图1中，跨导输入级检测参考输出电压REFOUT和输出电压VTT，将它们之间的差分电压转换成差分电流ID，并将其输出到后一级的电流放大器。电流放大器由多级电流镜组成，经电流镜镜像放大后，通过高/侧功率管产生ISINK/ISOURCE输出调节电流。
由于跨导放大器内部节点为低阻抗节点，整个反馈网络为单极系统，主极点位于输出端，其大小为输出功率管跨导与负载电容之比。除主极点外的所有极点均位于高频，环路的单位增益带宽为GM/COUT，其中GM为电路的跨导，COUT为负载电容。环路的单位增益带宽可以设计得很高，并且可以根据应用通过外部负载电容进行调整，从而保证瞬态响应能力。
1.1缓冲电路
如图2所示，缓冲器[5]采用折叠低压共源共栅输入级、推挽输出级[6]和米勒补偿结构，在2的工作电压下可输出10 mA电流。3753.5 V .缓冲器输入信号为基准输入REFIN，缓冲器基准输出电压REFOUT通过单位增益的反馈连接输出。由于缓冲器采用两级运算放大器结构，增益很高，可以保证REFOUT的电压精度在1%以内。
图2低压缓冲电路
其中R2、Q2、R1和Q1分别是汇/源通道。
流保护电路，当source电流超过过流保护限时，R2上的压降增大，Q2管开启，对PM1管的栅极电压进行钳位，达到限流效果。同理，sink电流超过过流保护限时，Q1对NM1的栅极电压进行钳位，达到限流效果。则缓缓器电路的sink和source电流限流值为：缓冲器电流限sink和source电流限仿真图如图3和图4所示。仿真显示，sink和source电流限均在24 mA左右，满足系统±10 mA要求。
图4 source电流限仿真图
1.2输出误差放大器电路
输出误差放大器[7]上边功率管和下边功率管产生source和sink电流，并稳定环路，产生稳定电压。主要分为跨导输入、高边电流放大和低边电流放大三部分。如图5所示。
图5 输出误差放大器线路图
运放的增益由各个跨导级产生，M1管的偏置电流为3Ib，M3、M4管电流为3/2Ib，M5、M6的偏置电流设定为1/2Ib，则Q1、Q2管的偏置电流为Ib。
当VTT电位低于REFOUT时，Q1管电流为Ib+i，Q2管电流为Ib-i，则Q5、Q6管电流分别为1/2Ib+i和1/2Ib-i，M7管电流为Q1、Q2管镜像的电流和为2Ib，并镜像到M8、M9管。Q1管和Q2管电流镜像到Q3管和Q4管，电流为Ib+2i和Ib-2i。Q3管与M8管的电流差值2i通过M10、M12、M17、M20、M18、M22、M24管组成的电流镜镜像到source端功率管输出对VTT端充电。Q4管与M9管的电流差值-2i，关断了后面的电流镜，从而关断sink功率管。
当VTT电位高于VTTREF时，情况相反，Q1管电流为Ib-i，Q2管电流为Ib+i，M7管电流为Q1、Q2管镜像的电流和为2Ib，并镜像到M8、M9管。Q1管和Q2管电流镜像到Q3管和Q4管，电流为Ib-2i和Ib+2i。Q4管与M9管的电流差值2i通过M11、M13、M16、M19、M21、M23管组成的电流镜镜像到sink端功率管输出对VTT端放电，source功率管关断。
M14与M15管引入1/2Ib电流以保证当M12管与M13管的电流小于1/2Ib时，source端与sink端功率管全部关断，防止VTT电位与VTTREF电位接近时source端与sink端功率管同时导通，因此正常工作时VTT与VTTREF之间存在失调电压，失调电压的大小为：
其中k为M10管与M12管宽长比，gm3为输入级M3管的跨导。由于运放由跨导级组成，因此运放内部节点均为低阻抗节点，反馈环路呈单极点系统，主极点位于调整器输出端。
1.3上下边功率管电路
本文设计上下边功率管如图6所示，M40和M41为上边功率管，可以提供3 A source电流。M42和M43为下边功率管，提供3 A sink电流。
图6 上下边功率管电路
当M40、M41输出电流时，受输出级误差放大器控制，M42和M43处于关断状态。同理，当M42和M43吸入电流时，M40和M41处于关断状态。当空载时，由于误差放大器引入的失调，M40、M41、M42、M43全部关断。确保功率管共态导通电流为零。
2仿真结果与版图设计
采用华宏0.35 μm BCD工艺，设计并实现了一种低压DDR终端调整器，电源电压范围2.3753.5 V、输出电压VTT范围可以提供±3 A的source和sink电流以及实现快速响应的功能。
DDR调整器的输出电流瞬态仿真图如图7所示。REFIN电压为1.25 V。因此VTT输出电压为1.25 V。仿真可以看出，输出电流±3 A，1.25 V输出电压条件下，输出容差不超过±20 mV，满足系统±34 mV容差要求。并且具备快速响应的能力。
图7 输出电压瞬态仿真图
表1为不同电源电压、功率电压下对应的输出总线电压VTT、REFOUT电压精度以及VTT电流限的仿真结果。以及可以满足的DDR种类。从仿真结果可以看出，电路在3.3 V电压轨和2.5 V电压轨下，产生总线电压VTT值、缓冲参考输出REFOUT精度、sink/source电流限，可以满足DDR1、DDR2、DDR3、DDR3L、DDR4终端调整器的电压电流需求。
表1 仿真结果
本文设计的低压DDR终端调整器芯片版图如图9所示。在调整器的版图设计中，首先要注意功率管电流均匀性，需要多层金属布线。功率管采用双环设计，减小闩锁发生条件。同时基准电源、基准的地线直接连接到电源和地的PAD上，减少其他模块的干扰。
图9 低压DDR终端调整器芯片版图
3结论
本文设计了一种可以source和sink电流的低压DDR终端调整器芯片。随后详细给出了DDR终端调整器结构设计、缓冲器电路设计、输出误差放大器设计以及上下边功率管设计的原理图。本电路采用华宏0.35 μm BCD工艺制作。仿真结果表明，在2.5 V和3.3 V电源轨下，可以实现输出VTT 总线电压范围0.61.25 V，缓冲参考输出REFOUT精度在±0.1 %， source和sink电流可以达到3 A以上，可以满足DDR1、DDR2、DDR3、DDR3L、DDR4对终端调整器的电压和电流需求。
引用本文：
skdppx，知性的酒窝，dldwg，失眠的唇彩.一种低压DDR终端调整器芯片[J].环境技术，2020，(S1):29-33.
专家简介：
skdppx，中国电子科技集团第二十四研究所，男，硕士，工程师，主要研究方向：模拟集成电路。