文章目录串联加法器全加法器真值表补数加法器串联全加法器图表式并联加法器并联加法器逻辑电路图CLA加法器
串行加法器FA是指加法器全加法器真值表
Si=AI Bi (表示异或运算)
Ci 1=AIBI BIC！ (CIAI=AIBI(AIbi ) (与aibi代表进行运算) ) ) ) ) ) ) ) ) 65
补数加法与上表对照
串行倍增器图
引入问题：如果加法的个数过多，下一位全加法器必须等待上一位全加法器的进位信息c才能进行下一次运算，这种串行加法器的设计会影响计算速度
逻辑电路图：
式ci=aibi(ab ) CI-1
fi=aibici(fi表示I位之和) ) ) ) )。
并联加法器式ci=aibi(ab ) CI-1
fi=aibici(fi表示I位之和) ) ) ) )。
变换：
gi=aibi(g为进位发生器输出) ) ) ) ) )。
(pi=AIbi(p是进位传输输出) ) ) ) ) ) ) ) ) ) ) ) 65 ) ) )
ci=aibi(aibi ) ci-1=gipici-1 (gipici-1进行或运算) )。
逻辑电路图和逻辑运算一一对应于并行加法器
并行加法器逻辑电路图
引入问题：从图中可以看出，每个加法器的进位信号是同时形成的，同时形成的，弥补了串行加法器等待进位信号的缺点，但如果Ci的I值足够大，存在逻辑表达式越来越复杂、逻辑电路复杂的问题
CLA加法器为了解决上述问题，引入了CLA加法器
它由4个FA和一些新线路、运算逻辑组成
引入问题：组内加法器并行，进位同时进行，但组间进位信息还是串行的
转换：
p*=p4p3p2p1(p*为进位发生器输出) )。
g*=g4p4g3p3g2p4p3p2g1(p*为组进位传输输出) ) ) )。