低电压差分信号LVDS (低电压差分信号LVDS )是由ANSI/TIA/EIA-644—1995定义的用于高速数据传输的物理层接口标准。 具有超高速(1.4 Gb/s秒)、低功耗、低电磁辐射的特性，是在铜介质上实现千兆级高速通信的优选方案； 可用于服务器、可堆集线器、无线基站、ATM交换机、高分辨率显示器等，也可用于通用通信系统的设计。 BLVDS(busLVDS )是LVDS技术在多点通信领域的扩展，要求额外的总线仲裁设计、更大的驱动电流(10 mA )和更好的阻抗匹配设计。 常规的LVDS电路设计使用了各种专用芯片，如美国国立半导体公司的DS92LV16。
LVDS技术是一种低幅度通用I/O标准，其低幅度和低电流驱动输出实现了低噪声和低功耗，解决了物理层点对点传输瓶颈问题，满足了数据高速传输的要求。 降低供电电压减少了高密度集成电路的功耗，减少了芯片内部的散热，提高了芯片的集成度。 LDS具有数据速率高、功耗低、终端匹配容易、可靠性高、成本低等优点。
LVDS的物理接口使用1.2 V偏置、约400 mV振幅的信号，LVDS驱动器和接收器为电流驱动方式，与特定的供给电压无关，能够容易地转移到低电压供给的系统，而且性能不变。 图2是一个简单的单向LVDS接口连接图，每个点对点连接的差分对由一个驱动器、互连介质和一个接收器组成，驱动器和接收器主要完成，进行TTL信号和LVDS信号的相互转换。 互连介质包括电缆、PCB上的差分线路对和匹配阻抗。
LVDS驱动器由驱动差动线路对的电流源构成，通常为3.5 mA。 LVDS接收器具有高输入阻抗，驱动器输出的大部分电流流经100欧姆的匹配电阻，在接收器的输入端产生约350 mV的电压。 驱动器反转后，流过电阻的电流方向将发生变化，产生有效的逻辑“1”和逻辑“0”状态。 LVDS接收器能够耐受1 V的电压变化，并且与一对差分线同时耦合的噪声(如果存在系统噪声)，这在接收器处进行减法运算以去除噪声。
在FPGA中实现
Vitex II系列FPGA的iob (I/o块)单元完全符合LVDS的IEEE标准，简化了系统和主板之间的设计。 IOB内置电流源，无需外置，有3.3 V和2.5 V两种固定电压工作模式和一种扩展工作模式，为实现LVDS接口提供了最方便灵活的解决方案。 扩展工作模式提供更大的驱动能力和电压幅度(350~750 mV )，适用于长距离或有线LVDS接口APP应用。
对FPGA软件编程来说，LVDS简单易用。 Xilinx的基本库为LVDS接口集成了许多不同类型的组件。 在APP应用程序中，只需选择适当的组件并实例化即可。 基本元件IBUFGDS LVDS用于实例化输入时钟信号； IBUFDS LVDS用于实例化正常输入信号； OBUFDS LVDS用于实例化常规输出信号。 组件名称中的“*”是通配符，分别表示2.5 V模式、3.3 V模式或扩展模式。 图3是其逻辑图。 需要注意的是，零件的输入输出端分为正(I或o )、负(IB或OB )极性，在管脚约束文件中只需定位正管脚即可，
软件会自动将相邻IOB的相应管脚指定为负。 以2.5 V供电模式为例，VHDL
语言的范例化语句如下：
一输入元件的实例化
U1: IBUFDS— LVDS一25端口(I=datinp，IB=data in N，O=data in )； 关于
LVDS的时钟信号是将基本元件名称作为IBUFDS—
将LVDS 25变更为IBUFGDS LVDS 25即可；
一输出元件的实例化
U2: OBUFDS
-
LVDS
125端口映射(I=data -
out，0=数据
-
出局了
-
p，OB: data
-
出局了
-n )。