FPGA十进制加法计数器(VHDL——异步清除十进制加法计数器)

library ieee； use ieee.std_logic_1164.all； 企业级地址端口(clr : instd _ logic； clk : in std_logic； CNT : bufferintegerrange 9down to 0； 结束升级； architecturebehaviorofaddertisbeginprocess (clr，clk ) begin if clr='0' then cnt=0； elsif clk ' eventandclk='1' then---- clk在上升沿if(cnt=9) then ) CNT加到9时，如果继续增加，则清除cnt=0； else cnt=cnt 1； 结束If； 结束If； 结束流程； 结尾贝赫；