1 .端口
2.VHDL语言
2.1引入信号：
library ieee； use ieee.std_logic_1164.all； 实体dff f1 isport (clk，d:in std_logic； q:out std_logic； end dff1； architecturebehaviorofdfff1issignalq 1: STD _ logic； -引入内部节点信号beginprocess(clk )--检查工艺语句和敏感信号begin if clk ' event and clk='1' then-- ) clk的上升沿q1=d； 结束If； q=q1； 结束流程； 结尾贝赫； 2.2不引入信号：
architecturebehaviorofdff1isbeginprocess (clk )--流程语句和敏感信号begin if rising _ edge (clk ) then q=d； --rising_edge必须是非常严格的启动，从0到1 end if； 结束流程； 结尾贝赫；