FPGA D触发实验的目的(1)熟悉Quatus18.1的软件应用
)2)熟悉ip核心调用
)3)掌握d触发器的逻辑功能和触发方式
实验环境Quartus Prime 18.1标准版
Cyclone IV EP4CE6F17C8
测试工具：信号标签，in-systeamsourceandprobeseditor
实验原理1）系统原理
d触发器是具有存储功能、两种稳定状态的信息存储装置，是构成多种时序电路的最基本的逻辑单元，也是数字逻辑电路中的重要单元电路。 触发器有“0”和“1”两种稳定状态。
d触发方式有电平触发和边缘触发两种，前者可以由CP (时钟脉冲)=1触发，后者多由CP的前沿(正跳跃01 )触发。
d触发器的二次状态取决于触发之前的d侧的状态，即二次状态=D。 因此，有放0、放1两个功能。 在边缘d触发器中，在CP=1期间电路具有维持块的作用，因此在CP=1期间d侧的数据状态发生变化，不影响触发器的输出状态。2）电路原理图
定义输入信号： d；
使能输入信号的定义： en；
定义输出信号： q和q_n；
其中，通过调用ip核心获得的RTL视图如下：
3 )代码实现
模块代码：
moduled_flip_flop(inputclk，inputrst_n，inputd，inputen，outputq，outputq_n )； regq_out； always @ (posedgeclkornegedgerst _ n ) beginif (！ rst_n ) beginq_out=1'b0； endelseif(en ) beginq_out=d； 结束辅助q=q _ out； assign q_n=~q_out； endmodule顶级文件代码：
module dff _ top (输入clk，输出dout )； wirerst_n； wiredin； wireen； wireq； wireq_n； wire [3:0]probe； d_flip_flopU1(.clk )、 rst_n )、 d(din )、 en )、 q )、 q_n ) isspu_issp(.source({rst_n assign dout=q； endmodule 4)测试结果打开in-systeamsourceandprobeseditor测试软件。
其中source[0]对应于使能信号en；
其中source[1]对应于输入信号din；
其中source[2]是复位按钮rst_n；
接着，如果使能信号en、输入信号din、复位按钮rst_n都为1，则d触发器q的输出也为1。 下图：