LVDS收发传输示例的功能图如下。
由PLL (时钟生成)生成基准时钟； 在FGA内部，生成用于用作同步pattern数据的、以固定1024字节为单位的有效数据帧，并且在LVDS中发送该有效数据帧； 另一方面，FPGA接收LVDS数据，进行位对齐处理，将有效数据解码；
在位对准处理中，LVDS传输通常只有一个固定时钟差分对和多个数据差分对。 按时钟对应收集多个数据位的数据。
如下所示，仅通过1个时钟和1个数据的LVDS传输，就能够以1个时钟周期传输1位、2位、3位…多个数据位。 通常将该时钟与数据的关系称为连锁因子或非连锁因子。
在每个时钟周期，