1.“11010测序仪”状态转移图彪强黑米/p 2.Verilog码彪强黑米/pmoduleFSM(x，z，clk，rst，data )； input clk，rst，x； input [ 20:0 ]数据； output reg z； reg[2:0]state，nstate； parameter s0=3'b000，/状态代码s1=3'b001，s2=3'b011，s3=3'b010，s4=3'b110； Always@(Posedgeclk ) Beginif ) rst ) state=s0； else state=nstate； endalways@(stateorx ) /能级begincase ) state ) S0:if ) x==1) nstate=s1； else nstate=s0； S1:if(x==1) nstate=s2； else nstate=s0； s2:if(x==0) nstate=s3； else nstate=s2； s3:if(x==1) nstate=s4； else nstate=s0； s4:if(x==0) nstate=s0； else nstate=s2； 默认： n state=s0； endcaseendalways@[state]//输出begincase[state]s43360z=1'B1； default:z=1'b0； endcaseendendmodule 3.testbench仿真代码彪形黑米/p `timescale 1ns/1ps //声明定义module tb (； reg clk； reg rst； reg x； reg [ 20:0 ]数据； wire z； //实例化模块FSMuut ).data (， x )、 z )、 clk )、 rst )、)； assign x=data[20]； //产生激励initial begin clk=0； rst=1； #3 rst=0； #20 rst=1； data=21 ' b 1101 _ 0110 _ 0101 _ 0011 _ 01001； end always #10 clk=~clk； always@(Posedgeclk ) begin #2 data={data[19:0]，data[20]}； endendmodule 4.模拟结果彪形黑米/p