本发明涉及差动对管的保护电路。
背景技术：
差分对管广泛应用于运算放大器(OPAMP )和比较器(Comparator )，涉及CMOS和bipolar (BJT )工艺，但在某些半导体工艺中，Vin和Vin-之间的电压差决定不要太大
差动对管通常由一对PMOS管或NMOS管的公共源极连接一个电流源构成，但以往常用的保护电路由两个电阻和两个二极管构成。 Vin-和Vin-的电压差超过二极管的阈值电压时，二极管导通，电流流过电阻，电压降。 这样，即使Vin和Vin-电压差较大，也能够将差动对管的两栅极间的差压保持得较小，起到保护差动对管的作用，但当然也可以用多个二极管串联置换各二极管来提高导通阈值电压
已经有专利(ZL 2015103146512 )公开了差动对管的保护电路。 正常工作时，Vin和Vin-电压非常接近，2个NMOS管处于直线状态，相当于2个电阻。 Vin和Vin-电压相差较大时，一个NMOS管的Vgs下降，进入断开状态，相当于电阻变大，差动对管得到更好的保护。
但传统的这些保护电路大多通过二极管阈值突破电导形成压降，减小了Vin与Vin-之间的压差。 但二极管面积较大，且差动对管栅极之间的压差受二极管阈值的限制，无法进一步提高保护电路的灵敏度。
技术实现要素：
本发明的目的是鉴于上述现有技术的缺点，提出差动对管的保护电路。
为了实现上述目，本发明提供一种差动对管的保护电路，具有第一PMOS管、第二PMOS管和电流源，两个PMOS管的源极和电流源与节点a连接，其特征在于，所述保护电路包括：箝位电路； 其特征在于，第二NMOS晶体管的源极与第二PMOS晶体管的栅极、箝位电路的另一端连接，而第二NMOS晶体管的漏极与Vin-连接。
另外，箝位电路由源极、漏极、栅极共同连接到箝位电路一端的第三PMOS晶体管和漏极、栅极共同连接到箝位电路的另外一端的第四PMOS晶体管的导通方向相互反向耦合而构成.
所述箝位电路中第三PMOS管所在的支路包含n个串联PMOS管，第四PMOS管所在的支路包含n个串联PMOS管，n是大于1的正整数.
而且，在所述第一PMOS管和第二PMOS管源极接地和节点a之间连接有电阻R1 .
进而，在所述第一NMOS管的源极和第一PMOS管的栅极之间连接电阻R2，在所述第二NMOS管的源极和第二PMOS管的栅极之间连接电阻R3。
箝位电路由源极、漏极和栅极共同连接到箝位电路一端的第三NMOS晶体管与漏极和栅极共同连接到箝位电路的另外一端的第四NMOS晶体管的导通方向彼此相反的耦合构成。
本发明采用的其他技术在具备第五NMOS晶体管、第六NMOS晶体管和电流源，两个NMOS晶体管的源极和电流源与节点a连接的差动对晶体管的保护电路中， 所述保护电路由箝位电路和两个栅极与节点a连接的PMOS晶体管构成，第五PMOS晶体管的源极和第五NMOS晶体管的第六PMOS晶体管的源极与第六NMOS晶体管的栅极、箝位电路的另一端连接
箝位电路还包括第七NMOS晶体管源极和第八NMOS晶体管的漏极、栅极共同连接到箝位电路的一端，第八NMOS晶体管的源极和第七NMOS晶体管的漏极、栅极连接到箝位电路的另外一端
所述箝位电路中第七NMOS管所在的支路中包含n个串联NMOS管，第八NMOS管所在的支路中包含n个串联NMOS管，n是大于1的正整数.
箝位电路还包括第七PMOS晶体管源极、第八PMOS晶体管的漏极和栅极，它们共同连接到箝位电路的一端，第八PMOS晶体管的源极、第七PMOS晶体管的漏极和栅极连接到箝位电路的另外一端
本发明保护电路的应用，通过改良差动对管保护电路中的箝位电路的连接结构，在CMOS工艺中减小箝位电路的面积，另外，优选与差动对管同种的器件，抵消输入对管工艺的变化
图纸的说明
图1是本发明差动对管保护电路的结构示意图。
图2是根据图1中第一实施例的本发明的示意性结构图。
图3是根据图2的优选实施例的本发明的示意性布置。
图4是根据图2另一优选实施例的本发明的示意性构造；
图5是根据图2的另一优选实施例的本发明的示意性布置。
图6是示出根据图1第二实施例的本发明的结构的图。
图7是本发明另一个差动对管保护电路的概略结构图。
具体实施方式
本发明的差动对管包括PMOS差动对管和NMOS差动对管，在以下的实施例中进行差动对管的保证
护电路分别对应PMOS差分对管或NMOS差分对管。首先是针对PMOS差分对管的保护电路。本发明对该输入对管的保护电路如图1所示。该差分对管的基础构成概述来看，其具有第一PMOS管、第二PMOS管和电流源，且两个PMOS管的共源极与电流源相接、两个PMOS管的栅极分别与Vin-和Vin+相接。特别地，本发明保护电路的创新由钳位电路和两个共栅相连于节点A的NMOS管组成，其中第一NMOS管的源极与第一PMOS管的栅极、钳位电路的一端相耦接，且第一NMOS管的漏极与Vin+相连；第二NMOS管的源极与第二PMOS管的栅极、钳位电路的另一端相耦接，且第二NMOS管的漏极与Vin-相连，该钳位电路为有CMOS工艺制成所得的导通向互逆的耦合部分。在正常工作时，Vin+和Vin-的电压很接近，两个NMOS管处在线性状态，相当于两个电阻。当Vin+和Vin-电压相差较大时，钳位电路开始起作用，让V1和V2间的压差被钳位在正常值内，保护输入PMOS差分对管。
如图2所示，是本发明基于图1第一实施例的结构示意图。从图示可见，该钳位电路为由第三PMOS管和第四PMOS管导通向互逆耦合构成，其中第三PMOS管的源极和第四PMOS管的漏极、栅极共联于钳位电路的一端，第四PMOS管的源极和第三PMOS管的漏极、栅极共联于钳位电路的另一端。不同于传统二极管的钳位作用，该两个PMOS管的尺寸较小，有利于减小整体器件的面积，并且与输入对管同为PMOS管类型的器件，工艺变化相同。能够抵消输入对管工艺变化，即让输入对管的漏电随工艺不敏感。
如图3所示，是本发明基于图2一优选实施例的结构示意图。从图示可见，钳位电路中第三PMOS管所在支路含有n个串联的PMOS管，第四PMOS管所在支路含有n个串联的PMOS管，n为大于1的正整数。作为优化，多个PMOS管串联这一改良，可以将差分对管的漏电降得更低。
如图4所示，是本发明基于图2另一优选实施例的结构示意图。从图示可见，该第一PMOS管和第二PMOS管的共源极与节点A之间接设有电阻R1。电阻R1的电压，能使两个NMOS管在正常工作时更好地导通，电阻更小。
如图5所示，为本发明基于图2又一优选实施例的结构示意图。从图示可见，该第一NMOS管的源极与第一PMOS管的栅极之间接设有电阻R2，所述第二NMOS管的源极与第二PMOS管的栅极之间接设有电阻R3。可以让两个NMOS管在关断时，电阻变化更缓慢。
如图6所示，是本发明基于图1第二实施例的结构示意图。从图示可见较之于图2，钳位电路中的PMOS管被替换为了NMOS管；具体由第三NMOS管和第四NMOS管导通向互逆耦合构成，其中第三NMOS管的源极和第四NMOS管的漏极、栅极共联于钳位电路的一端，第四NMOS管的源极和第三NMOS管的漏极、栅极共联于钳位电路的另一端。基于钳位的原理而言，并不仅限于图2所示实施例中采用PMOS管的优点，实际应用中NMOS管也是理想可行的。
然后是针对NMOS差分对管的保护电路。与前述多个实施例同理。
如图7所示，是本发明另一种差分对管保护电路的概述结构示意图。差分对管的保护电路，所涉及的差分对管具有第五NMOS管、第六NMOS管和电流源，且两个NMOS管的共源极与电流源相接于节点A。从特征该书来看该保护电路由钳位电路和两个共栅相连于节点A的PMOS管组成，其中第五PMOS管的源极与第五NMOS管的栅极、钳位电路的一端相耦接，且第五PMOS管的漏极与Vin+相连；第六PMOS管的源极与第六NMOS管的栅极、钳位电路的另一端相耦接，且第六PMOS管的漏极与Vin-相连。在正常工作时，Vin+和Vin-的电压很接近，两个PMOS管处在线性状态，相当于两个电阻。当Vin+和Vin-电压相差较大时，钳位电路开始起作用，让V1和V2间的压差被钳位在正常值内，保护输入NMOS差分对管。
其中钳位电路为由第七NMOS管和第八NMOS管导通向互逆耦合构成，其中第七NMOS管的源极和第八NMOS管的漏极、栅极共联于钳位电路的一端，第八NMOS管的源极和第七NMOS管的漏极、栅极共联于钳位电路的另一端。
同理，上述实施例的钳位电路中第七NMOS管所在支路含有n个串联的NMOS管，第八NMOS管所在支路含有n个串联的NMOS管，n为大于1的正整数。
作为可选的实施方式，该钳位电路同样为由第七PMOS管和第八PMOS管导通向互逆耦合构成，其中第七PMOS管的源极和第八PMOS管的漏极、栅极共联于钳位电路的一端，第八PMOS管的源极和第七PMOS管的漏极、栅极共联于钳位电路的另一端。
综上多个实施例结合图示的详细阐述可见，应用本发明的保护电路，通过改良差分对管保护电路中钳位电路的连接构成，在CMOS工艺中，减小了钳位电路的面积，此外，优选与差分对管同类型器件，能够抵消输入对管工艺变化，抑制输入对管的漏电随工艺的敏感程度。
除上述实施例外，本发明还可以有其它实施方式，凡采用等同替换或等效变换形成的技术方案，均落在本发明所要求保护的范围之内。