一
实验的目的
1
熟悉. q
uartusII
的VHDL文本设计过程全过程，学习计数器的设计和仿真
2
.掌握简单的逻辑电路设计方法和功能仿真技术。
3
.学习使用
v
AHDL
语言设计包括异步清除、同步加载和时钟使能的计数器
二
实验仪器设备
1
水平。
电脑
机器、
1
舞台
2
. q
uartusII
系统
三
实验原理
包括计数使能、异步复位
4
具有锁存器的位相加计数器，
rst
非同步清除信号为低电平
有效；
clk
闩锁信号
ena
，来定义您自己的自订外观
1
时间使能锁存器。
四
实验内容
使用
VHDL
语言设计、编辑、编辑包含异步清零、同步加载和时钟使能的计数器
翻译和模拟。 要求
(1) ) ) )。
设计包括异步清零
CLR
时钟使能端子
ENA。
(2) ) ) )。
使用
d
触发器设计具有上述功能的十进制加法计数器。
五
实验程序
库IEEE；
USEIEEE.STD_LOGIC_1164.ALL；
USEIEEE.STD_LOGIC_UNSIGNED.ALL；
ENTITYCNT10IS
port(clk，RST，EN:INSTD_LOGIC；
CQ:outSTD_logic_vector(3
DOWNTO
0；
COUT:0UTSTD_LOGIC；
ENDENTITYCNT10；
ARCHITECTUREbehavOFCNT10IS
比根
进程(clk，RST，EN ) )。
v
ARIABLE
cqi:STD_logic_vector(3
DOWNTO0；
比根
IFRST=
「
1
”
Thencqi:=(others=
「
0
”
)；
ELSIFCLK
”
EVENTANDCLK=
「
1
”
THEN
IFEN=
「
1
”
THEN
IFCQI9THENCQI:=CQI 1；
ELSE
CQI
:=
(OTHERS=
「
0
”
)；
ENDIF；
ENDIF；
ENDIF；
IFCQI=9THENCOUT=
「
1
”
；
ELSECOUT=
「
0
”
；
ENDIF；
CQ=CQI；
结束进程；
ENDARCHITECTUREbehav；
六
水平。
实验模拟图形