什么是全加器,全加器和半加器真值表

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了解、掌握、熟练掌握半加法器、全加器是组合电路中的基本部件，是CPU中处理加法运算的核心，是硬件课程的最基本要求。

本文简要介绍了半加法器、全加器，重点分析了如何建立高效的加法器。

半加法器和全加法器半加法器是指对2位2进制数进行加法操作的部件。 其真值表、电路图和逻辑符号分别如下图所示。

半加法器真值表

根据真值表，输入输出间的对应关系如下

S=A！ B！ AB (！ 符号表示逻辑非)

C=AB

与非门构成的半加法器逻辑符号半加法器逻辑符号，从半加法器的真值表、电路图可以看出，半加法器只能对单一的二进制数进行加法操作，只有两个输入，不能接受低位进位，所以称为半加法器。

对此，全加法器解决了这个问题。 全加法器有3个输入(包括来自下位位数的进位)、2个输出，对应的真值表、电路图、逻辑符号如下。

全加法器真值表全加法器电路图：从电子开发社区的全加法器逻辑图中摘录的加法器结构如果有全加法器的话，构建加法器是非常容易的。 假设存在A3A2A1A0和B3B2B1B0，利用全加器构建a3a1a0b3b1b0的串行进位加法器电路图如下图所示。

串行进位加法器图中的C-1=0已经是最低有效位，因此没有进位。 这种连接方法只是发挥了基本的功能，在效率上是完全不可能的。

分析：假设全加法器中各部件的延迟为t，则全加法器的延迟为2t。 参照全加器的电路图。 对于4位加法器，可以根据该串行连接方法，在加法器构筑方法1的图中，在完成最右边(最下面)的全加法器的计算之后，计算左右两个全加法器。 以下相同。 因此，4位加法器需要至少4*2t=8t延迟； 32位时，延迟为64t。 很明显，该加法器的效率与计算中涉及的二进制长度成正比，数量越长时间越长。 现代计算机不能采用这种低效率的加法器。

我该怎么办？ 其实方法很简单，只需要整理Ci和参与运算的两个4位二进制数之间的关系就可以了。 用直接赋值法展开的话：

Gi=AiBi，Pi=！ AiBi Ai！ Bi

C0=Cin

C1=G0 P0C0

C2=G1P1C1=G1P1G0P1P0C0

C3=g2p2c2=g2p2g1p2p1g0P1 P1 P0 P1 P0 c 0

C4=g3p3c3=G3 p3g2p3p 2g1P3 P2P 1g0P1 g0P0 P1 P0 p3p 2p2p0P2P1P1 P0 c 0

出局=C4

该关系式直接记载了4位二进制加法的最终进位。 不等待下位位数的计算结束，代替上位位数的计算，直接进行计算，最终得到的进位前加法器的电路图如下所示。

超前进位加法器假设超前进位加法器各门的延迟为t，对于4位加法最大经过4t的延迟，即使再增加位数，其延迟也为4t。

串行进位加法器和进位先行加法器比较，前者的线路简单，延迟与参加计算的二进制串的长度成正比，后者线路复杂，延迟是固定值。 通常，对于32个二进制串，可以每8比特进行分组，组内相加使用超前进位加法器，组间进位使用串行进位。 采用这种折中方法，在确保效率的同时，降低了内部线路的复杂度。