亚稳态又称亚稳定性，是数字设备中系统发生故障的现象。
发生场景：准稳态发生在不相关时钟区域或异步时钟区域的传送期间。 在同步系统中，输入信号总是满足时序要求，不会出现亚稳定性问题。
什么是亚稳态：每一个数字设备都有为所有寄存器设置的定时要求。根据要求，每个寄存器可以正确捕捉输入端口的数据并向输出端口激励输出信号。 为了保证这种行为的稳定性，输入端口的信号必须沿时钟沿在前一个最小时间段保持稳定。 称为建立时间。 称为。。 )某个信号发生保持违规时，寄存器进入准稳定状态，输入信号在建立保持时发生变化，寄存器的输出浮动在高电平和低电平之间。 这意味着输出可能会发生错误，Tco后输出信号可能会再次延迟。
保持时间在无关时钟域或异步时钟域中发送信号时，从(源时钟)的前一上升沿)到下一上升沿的时间不是固定的，并且如果时间太短，则是未知的在下游寄存器的上升沿到来之前，相对于数据提前到来的信号不是稳定的状态，如果在上升沿进行采样，结果将变为0和1之间的不确定状态，出现亚稳定状态。 正常信号的发送在时钟信号经过寄存器Tco延迟后进行，而亚稳定状态的信号在Tco延迟后才发送。 (山谷效应)
准稳态问题不能100%避免，只能降低发生概率。 目前主要参数为MRBF值，参数复杂，感兴趣的学生可参考相关资料。 这是两个禁用的平均时间。
为什么会发生亚稳态：
1、同步寄存器：在非相关时钟域或异步时钟域传输信号时，在参考信号之前，必须与新时钟同步。 新时钟域的第一个寄存器是同步寄存器。
同步寄存器链的长度可以是两个或三个。 多个寄存器可以减少准稳态发生的概率，但节拍增加，下游潜伏期增加。 根据设计判断，输出信号为连续节拍时，无法通过寄存器链同步。
于是，DCFIFO双时钟FIFO可用于解决连续差拍数据的时域间传输的问题。 fifo的逻辑是只使用同步器(同步寄存器链)传输两个时钟域之间的控制信号，但使用双端口存储器进行数据的读取和写入。 DCFIFO的ip核生产的目的就在于此。 dcfifo的实现逻辑并不复杂，大家都可以自己写自己的ip核，大家可以交流。