在本例中，使用PLL生成多个时钟，利用ila观察生成的各时钟的频率是否与设计相符；
仿真是理想化的模型，将程序加载到IC中并用ila监测实际情况更好地实用化。
这里使用时钟信号完成ila的监控试验，虽然——鰤鱼不仅“懒惰”，还有经常犯的错误，但总是被拍到超速行驶.
1 .设置PLL输出的多时钟
Vivado的官方IP搜索操作一致，在此忽略。
通过PLL生成多个不同频率的时钟，每个时钟的概要如下。
2.ILA配置
3.ILA接入电路
//clk _ gen.v//module clk _ gen (inputsys _ clk，input sys_rstn，output clk_20m，//20MHz，50 nsoutputclick //时钟生成clk _ wiz _0inst0(/clock in ports.clk _ in1 (sys _ clk )，/input clk _ in1//control signals.resetn ) )/inputclk )/controlsignals.resetn )//inputresetn//clockoutpouts //output clk _ out3. clk _ out4(clk _ 100 m )、/outputclk_out4.clk_out5) clk_100m_p )、//output clk///input wire clk //此处的摄像机反应速度必须足够快===生死线==的速度为死亡速度. probe0(sys_rstn )，/input wire [ 0:0 ] probe0. probe 0 请不要超过/input wire [ 033600 ] probe//input wire [ 0:0 ] probe2. probe3(clk _ 20 ns )，/input wire [ 03:0 ] //对外输出assign clk_40ns=clk_25m； //对外输出assign clk_20ns=clk_50m； //内消化assign clk_10ns=clk_100m； //对外输出assign clk_10ns_p=clk_100m_p； //对外输出endmodule
4 .电路的应用
set _ property-dict { package _ pinu 18 iostandardlvcmos 33 } [ get _ ports sys _ clk ] set _ property-dict { package _ CK set _ property-dict { package _ pi nb19 iostandardlvcmos 33 } [ get _ ports clk _ 20m ] set _ property-dict { package _ 2306; set _ property-dict { package _ } [ get _ ports clk _ 100 m ] set _ property-dict { package _ p inn18 iostandardlvcmos 33
5 .使用方法
ila采样时钟表示200MHz，即每个刻度表示5ns，从以下ila捕获图中得到的clk_10ns_p与clk_10ns为逆相关，clk_10ns与clk_20ns、clk_20ns
综上所述，这个考试没有问题。