基本的存储单元的结构图如下所示。 storage capacitor是一种基本的存储单元，如果打开了访问转换器，则可以进行写入。
4行3列的DDR存储器如下图所示。
上图中的蓝色是bit line。 在对应于邻接行的bit的bit line之间，有两个反相器被成功连接起来的sense amplifier。 红色的是word line，连接了同一行所有存储电容的transistor的栅极。
DDR只能选择其中一行，并且不能同时访问两行。
读取操作原理：
如上图所示，预充电开关闭合，sense amplifier被旁路，所有bit line均充电至1/2 VDD。 预充电截止因为bit line足够长，所以能够在短时间内维持1/2 VDD的电压值。 访问的行的word line打开后，与存储电容连接的晶体管将打开。 容量蓄积值为1时，蓄积容量充电到bit line。 由于bit line电容远大于存储电容，因此bit line电压稍大于1/2VDD。 容量蓄积值为0时，bit line向蓄积容量充电。 bit line电容器电压将小于1/2VDD。 sense amplifer将两端奇偶校验位线的电压差放大，直到一端为稳定的高电平，另一端为稳定的低电平。 其输出锁存在行latch中，并锁存整行，因此对行中每个地址的读取访问不需要额外的延迟。 sense amplifier两端稳定后，存储容量将根据sense amplifer的输出进行刷新。 由于bit line很长，所以sense amplifer电平需要很长时间才能传输到存储电容。 读取结束后，word-line将关闭。 sense amplifier被关闭(旁路)，所有bit line重新开始预充电。 写入原理：
对应的sense amplifer被强制置位到某个电平，从而使存储电容充电或放电。