cache设置在CPU和主存储器之间，可以提高CPU访问命令和数据的速度。
一cache的基本结构
cache为小容量高速缓冲存储器，由高速的SRAM (组成随机存取存储器)组成，直接在CPU芯片内制作。
为了便于cache和主存之间的信息交换，cache和主存区域都被划分为相等的区域。 主存储器中的区域称为块，也称为主存储器块，它是cache和主存储器之间的信息交换单位。
存储cache中主存储块的区域称为cache行(line )或插槽。
下图显示了带缓存的CPU执行一次访问操作的过程。
在访问过程中，您需要确定您访问的信息是否位于cache中。 在CPU访问单元的块位于cache上时，它称为cache命中(Hit )，命中的概率称为命中率(Hit Rate ) p，其等于命中次数与访问总数的比值。 如果不在cache中，则为未命中或缺失，该概率称为缺失率，等于未命中次数与访问总数之比。
命中时，CPU通过cache直接访问信息，时间开销为cache访问时间Tc，称为命中时间；
丢失的情况下，需要从主存储器读出一个主存储块发送到cache，同时发送需要的信息到CPU，所以使用时间的开销为主存储器的访问时间Tm和cache的访问时间Tc之和。 通常，从主存储器将一个主存储块读入cache
的时间Tm称为缺失损失。
cache —上的CPU平均访问时间如下
根据程序访问的局部特征，cache的命中率越接近1越高。 因此，虽然命中时间已经失去了。
看一个例子
假设处理时钟周期为2 ns，则某程序由1000条指令组成，各指令执行1次，其中4条指令在获取指令时无法在cache中找到，剩下的指令可以在cache中获取。 指令执行过程中，该程序需要3000次主存数据访问，其中6次在cache中找不到。 问题：
)1)运行该程序得到的cache命中率是多少？
)2)如果cache访问一条信息的时间为1个时钟，丢失的时间为10个时钟，则CPU在cache ——主存级别的平均访问时间是多少？
(1)总访问量为1000(3000=4000，未命中数为10，所以缓存命中率为) 4000-10 )/4000=99.75%。
)2) cache—主存储级别的平均访问时间是1(1-99.75% ) * 10=1.025个时钟周期。 即1.025 * 2 ns=2.05 ns。 接近cache的访问时间。