首先，自己安装的questasim在不能模拟的时候，为了打印信息(如display、uvm_info等)，特意学习了vcs、dve、verdi。 现在，我想知道更多关于EDA工具的事情。 本文介绍了DVT Eclipse集成开发环境。
正如前面的经验之贴所述，您可以使用代码管理工具一键调整代码格式，包括设置1个制表符=2个空格以及查看代码hierarchical结构。 学习这个工具时，明确地认识到了前面的事情。
DVT Eclipse集成开发环境验证工作：从零开始构建验证环境，准备验证计划，实现测试用例，收集覆盖率； 学习使用更现实、更复杂的工作环境、工具。 这些措施包括：
更好、更方便的SV/UVM集成开发环境不仅是一个编辑器，还能创建真正完整的验证计划表，划分功能，将覆盖率和测试用例放入商业寄存器模型管理工具，以了解集成电路流程中一致性数据的重要性。 使用图形化回归测试管理工具帮助您提交测试用例、统计测试结果、整合覆盖率、映射计划表以及完成和验证报告。 在深入学习UVM验证结构后，进入验证环境构建的高速公路，使用UVM环境结构生成器加速验证结构构建的DVT Eclipse验证开发工具包简介DVT(designandverificationtools )由e，SystemVerilog，SystemVerilog 面向VHDL的集成开发环境DVT基于Eclipse的开放框架开发，在Eclipse环境中构建、编译、运行和调试项目的类似功能特性DVT缺乏便于设计验证编码的开发工具主要特性是提高新代码开发的速度和质量。 是利用高级编辑环境。 漏筒调试和仿真分析：自动化语法检查和OVM/UVM框架检查，提供与NcSim、Specman、VCS、Questa仿真器的良好接口。 通过DVT窗口用智能记录分析仿真结果，便于复杂源代码的分析。 序列化并维护传统代码和可重用库，以方便类的UML图提取、继承关系、成员变化量和方法、框架结构图验证：通过项目管理方法维护代码。 加快语言和方法学习：环境中的快速抗议链接可以直接跳转到目标类定义方法定义实现APP应用层和框架层(OVM/UVM源包)之间的跳转，从而增强代码编辑文档的体验。 附带的文档生成工具有助于提取文本注释和生成易读的HTML文档。 缩短项目流程： DVT本身是项目的核心项目实现平台，因为它可以与Clearcase、SVN、Git等版本控制插件以及Bugzilla等缺陷跟踪系统集成。 调试DVT的调试器是开发环境的高级功能，可以直接在DVT中调试代码，而无需将其转换为仿真器并启动调试，从而降低调试的复杂性。 可以使用DVT调试器设置、启用、关闭断点和设置条件断点。 查看变量：在断点停止的当前位置，可以查看和修改局部变量、对象成员和模块信号。 如果表达式很密集：用户可以自定义表达式并观察表达式值的变化。 输出窗口：允许用户输入命令并与仿真器交互的语法语义检查和文档生成基于语言编辑和调试。 DVT的测试平台语义检查器(testbench linter )可以通过静态代码分析发现不合适的句子、代码样式、无用的句子、性能问题，以及违背OVM/UVM的用法。 通过提高验证代码的可靠性和可维护性，验证人员可以更好地完成验证任务。 相比之下，普通编译器只会检查代码是否符合语言规范，而不会报告代码的可靠性和可维护性。 此外，它也不会创建保持代码和方法一致性的建议。 您也可以使用DVT附带的文档生成器，从代码中的注释自动生成HTML文档。 这样，设计验证人员就可以以更少的工作量获得结构化设计和验证文档，包括类和成员的企业介绍、继承树、设计结构、UML类图和验证框架等。 学习思路Win和Linux DVTDVT IDE (集成开发环境)学习
用于windows的DVT有助于开始代码开发、重构、语义检查和环境理解。
选择使用DVT或其他编辑器运行验证项目环境的生成。
用于Linux的DVT集成仿真器之后的编译调试、语义检查和文档生成。 工作区workspace:eclipse平台、已安装插件的存储、配置和临时信息首选项。 您可以在工作区中定义项目，但无需将源文件导入或复制到工作区，项目可以指向任何文件夹或文件。 每次启动Eclipse时，都可以创建新的工作区目录或指定现有的工作区目录。 每个工作区可以创建许多专用于特定活动的工作区。 您可以使用一个工作区开发当前项目，并使用其他工作区保留以前的项目。 如果这两个活动不相关，则使用两个工作区可以最大限度地减少混乱并提高性能。 项目第一次创建项目时，Eclipse平台会在指定的目录中创建项目文件。 这是平台唯一可以执行的操作，它不会将文件从指定目录移动或复制到工作区，而是只创建. project文件。 某些插件可能会在项目目录中创建其他信息。 例如，DVT可以创建一个. DVT目录，该目录将DVT的项目级配置存储在Eclipse中，然后一个项目可以包含0到多个项目
属性。如果项目带有特定属性，则各种插件可为其提供功能。例如仅当DVT具有其可支持的属性（例如 Verilog,VHDL或System Verilog语言）时，才会构建项目。 开始第一个示例
例如在访问句柄或者结构体中的成员时，在敲入“.”后
例如在表达式中对一些变量斌值或者比较时在内容辅助列表中可以通过键盘上下键或者光标进行选择，然后敲击 Enter选择，也可以敲击Esc退出。自动补全有时候会包含许多提案，分为几类:
第一个是您可以在范围内访问的内容（信号、变量、方法等，取决于所包含的范围）
第二个用于代码模板
第三个是其他的东西，例如模块实例 - 快速修正 quick fix 为模块添加参数或者端口添加敏感列表为 interface’句柄添加 virtual关键词对注释或者字符串中的单词进行拼写修正创建被` include的文件声明方法或者变量模糊语义 “Did you mean”类型引用检查实现以及更新外部方法( extern method)移除"local"或者 "protected’"描述符移除未使用信号更新模块实例更新虚方法声明
- 代码模板 code template - 项目模板 project template 利用预先准备的模板，结合内容辅助功能可快速实现类型和方法的定义。模板样式可以在全局代码模板中更新
Windows-> Preferences-> DVT-> Code Tempaltes代码模板的插入也可以在 Code Template"窗口从中拖拽到源代码处。 - 代码格式化 code formatting 代码格式混乱时，可以通过配置preferences中的formating，使用format source file一键调整代码！
- 方法覆盖 method overriding
加油，逐梦人。