各部分:
OSC:稳定的输入频率(晶振)
R Divider:R分频器,(因为鉴相器有最大检测频率,当本振信号频率较高时,需要对其进行分频)
PD:鉴相器,(将来自R分频器的和N分频器的两路信号的相位差转化为电压,通常的鉴相器不仅包括相位检测器,同样包括电荷泵,鉴相器输出除了低频相位差信号,还有高频分量)
LF:环路滤波器(低通滤波),去除高频分量,为VCO提供干净的调谐信号。关键指标:1.环路带宽:指低通滤波器带宽,带宽越窄,电压纹波抑制越好,系统相噪性能就好,但是缺点是,频率锁定时间就变长或者会失锁。2.相位裕度
VCO:压控振荡器,电压—频率转换器,关键指标:频率范围:频率范围大,输出频率就更灵活,代价是牺牲相噪性能。
锁定条件:fN与fPD同频同相
锁相环性能指标:相位噪声
主要的相位噪声贡献者:本振OSC噪声,电荷泵噪声,压控振荡器噪声,以及分频器的噪声。
为了减小相位噪声,首先可以减小BW(环路滤波器带宽),降低VCO贡献的相噪,但是这样会导致相应时间变慢,另外还可以通过改善本振OSC,提高鉴相频率等
杂散性能
主要发生在小数分频中,因为VCO输出与fPD谐波很接近(不相等,因为小数分频),导致输出频率两边会有谐波杂散分量。
双环PLL for JESD 204B时钟芯片:LMK04828
1.zero delay
LMK04828给出了两种zero delay架构,这里主要看Nested 0-delay架构:
这里0-delay的含义在于,使用CLKout作为PLL1的反馈信号,这里的CLKin为系统参考时钟(如10MHz参考时钟),通过PLL1的鉴相器,可以使所有时钟输出CLKout(同步的)与时钟输入(时钟参考10MHz)之间是确定性延迟(0延迟)。好处在于:多块时钟芯片相连,共用一个10MHz的参考,则所有LMK04828芯片的时钟输出全部同步。
PLL1鉴相器输出(charge pump),经过环路滤波器(通常取很小10Hz-200Hz),来调控晶振VCXO,使其产生准确频率的同时,压低PLL1累积的相位噪声,尤其是高频相位噪声,输出的频率非常干净(OSCin与OSCout)。
PLL2可以用内置VCO,也可以使用外置PLL芯片(如LMX2582),内置VCO输出频率可能受限,此时可以将OSCout接到输出频率范围更大的外置PLL芯片,外置PLL的时钟输出,再接到LMK04828 PLL2的分频器前(也就是PLL2内置VCOs后,内置VCOs被bypassed)。PLL2的环路滤波器带宽可以设置较高(50kHz-200KHz,因为高频相噪在PLL1已经消除的差不多了,而且PLL2的低频相噪性能也较好)。
CP1后接环路滤波器,再接VCXO,形成闭环系统。
VCXO与VCO的区别:通常 VCO 的增益 Kvco 远大于 VCXO 的增益。 VCXO 有更加窄的调谐范围,这样可容易地使用在更加窄的环路带宽应用中。较窄的环路带宽有益于净化参考源的噪声,例如AD9523, AD9524, AD9523-1 的第一级锁相环通常选用 VCXO。
但是 VCO 通常有更加低的宽带噪底,因此,最终输出选择 VCO,即上述器件的第二级锁相环输出。