先说结果：
在verilog中，integer型无不定态。
在verilog中，integer型无不定态。
在verilog中，integer型无不定态。
在今天上午的模拟中，遇到了这样的问题，定义了integer变量dat，其中有以下判断
if(dat==={32}1'bx} ) ) .
前面几个是这样的，
reg [31:0] sig；
assign dat=sig；
也就是说，在dat比特不确定的情况下，判断要执行。 请参阅。 请参阅。 请参阅。 请参阅。 别问我为什么做这样的事，哈哈)
结果，上午检测到sig已经是不定状态(全部红色)，却不进入上面的选择状态。
之后，如果将不定状态代入某个integer型数据，则该integer数据为0，即
在verilog中，integer型无不定态X，但是有高组态Z。
如下所示。