数字电路设计：竞争风险和消除方法在设计竞争风险数字电路的过程中，往往忽略了组合逻辑的各路径存在延迟。
(1)冲突)对于同一模块中的同一变量，可能会有正反输入。 这两个信号来自不同的路径。
)2) (冒险)从输入到输出的时间(延迟)与电路的实现过程、温度等因素有关，每个输入信号到达输出端的时间存在不确定性。
用逻辑表达式表达的话，组合逻辑功能模块可以如下表达时：
)1) Z=~A A )在电路中存在“0”型竞争；
)2) z=(a ) a在电路中存在“1”型竞争；
竞争出现在输出波形中，出现0水平或1水平的尖峰，称为“毛刺”。
冒着风险消除毛刺的方法如下。 前两种方法很常用。
)1)逻辑修正
在有竞争的情况下，增加冗长的项目，实现输出去毛刺。
eg :
逻辑公式如下。
z=(a ) BC AB
在B=C=1的情况下，电路中存在“0”型的竞争。
附加项目：冗馀项目BC
变更后：
z=() a ) BC AB B C
ps :另外，还有在两个相接的圆之间，在相接的地方追加一个相接的圆的加诺图法。
)2)时间序列采样
缩写：在输出数据稳定时，收集数据。
)3)增加过滤