对于已经编译综合且生成bit文件的工程来说，若果想要仅仅修改PLL的某个时钟相位，若是直接在PLL IP里修改的话，则需要重新进行编译，这将花费很长时间。
下面介绍一种简单的方法，来节省综合编译的时间。
在该工程的processes下面，选择place & Route --View/Edit Routed Design(FPGA Editro)
在左上角，file-- main properties
对于已经编译综合且生成bit文件的工程来说，若果想要仅仅修改PLL的某个时钟相位，若是直接在PLL IP里修改的话，则需要重新进行编译，这将花费很长时间。
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