硬件设计之一的——电源设计04 :滤波器电路本节介绍了硬件系统中常用的滤波电路。 主要包括芯片滤波电路、几个模拟芯片的滤波电路、模拟电路的滤波电路。
基本上是在项目中遇到的一些实际情况。
SoC常用的滤波电路包括储能电容、旁路电容、RC滤波、LC滤波、pi型滤波等。
蓄电容量下图中的2个10uF的容量为蓄电容量。
在典型的电路系统中，如果电源输出引脚是DCDC或LDO，则从电源输出引脚到电气部件/SoC引脚的距离并不短，但存储电容位于电气部件/SoC引脚附近。 否则，如果供电路径过长，供电时的供电会变得不稳定。
储能电容的大小主要取决于功耗，因电器不同而需求不同，根据规格书/设计指导/参考电路进行选择。
深挖到芯片内部，主要由动态消费部分决定。 这与电路原理(IP核)、工艺过程有关。 一般来说，IP复杂度越高，芯片工艺越慢，动态功耗就越大。
储能电容的数量一般SoC的每个功能块至少需要一个，而不同的功能块之间最好不要共享。
储能电容的容值选择从100~470UF电解电容器出现到22uF、10uF、2.2uF、1uF的陶瓷电容器。
一般沿用参考设计，但参考设计是从芯片模型的电源完整性进行模拟的，实际测试最终形成的——这一部分一般只能由SoC制造商进行，往往也没有模拟能力。 下游的产品开发/制造商没有这个能力，所以很难更改。
下图用于有TI的投影SoC
下图显示了英特尔某笔平台所使用的(22uF、2.2uF、1uF )
参考设计用的储存容量多，实际产品中由于PCB面积有限等原因无法实现，必须削减的情况下，该削减多少呢？
严格来说，这要在电源模拟中确认。 但是，一般芯片模型的数据、公司的技术能力等有限，不能进行这样的模拟，主要是根据经验和产品实测来决定的。
迫于成本/体积压力等，必须减少时，可以根据实际测量情况进行修正。 也就是说，测量各种工作模式/负载下的波动频率，并根据这些数据进行设计。 思路有两种，一种是逐步减少，也就是一个个减少再看测量数据； 二是根据经验一次减少一些，然后根据测量数据返回一点。 如果保障电源脉动不超过芯片的要求，最终会成为一个方案。
由于测量不充分(难以模拟所有动作模式/可能性等)，因此修正比较容易产生问题。 笔者进行的安防产品(DVR )遇到过这样的问题。 工厂参考设计为6层PCB，储存容量丰富。 实际产品中使用的PCB是4层面板，储存容量也略有减少，出现了老化引起的死机问题，最终在SoC的酷睿电源中添加了22uF的储存容量加以解决。
旁路电容器上图中0.1uF的几个电容器是旁路电容器；
芯片上一般每个管脚旁边放置一颗SoC针脚牢固，不能保障每个针脚旁边有一根，可以适当减少，如2~3根针脚共用一根，拉近距离，不要太远或者2~5针共用可绕过2次的电容器。
SoC中对LC滤波的需求一般是珠电容方式，而不是感应电容方式。
例如，下图为高灵敏度3521芯片的PLL部分的参考电路。 可见由100R/100MHz的磁珠1uF 0.1uF的容量构成。
通常，LC滤波被用于要求稍高的功能模块、模拟部分、PLL部分等。 纯数字部分一般可以通过蓄电容量旁路电容器方式满足需求。
下图为雾度3521芯片的PLL部分
下图显示了英特尔某笔平台所使用的(22uF、2.2uF、1uF )
pi型滤波器pi型滤波器仅在对SoC电源的要求更高时使用。
下图由英特尔某笔记本电脑平台的音频编码解码器使用。
如果有更高的要求，如下图所示，也使用3端子滤波器。
RC滤波RC滤波器很少被普遍使用，是因为没有办法才使用的。 一般使用几欧姆的电阻，例如5.1欧姆。 接下来是储能容量和旁路容量。 通常，对于SoC操作，由于等效电阻为几欧姆到十几欧姆，所以LC滤波可以有效地减少波动，但是电压降变大，芯片容易不操作。
下图由英特尔某笔平台使用，此处为0R，根据具体情况进行调整。 通常在5.1R以下。