DDR布线，完全按等长约束就没有ddr training的说法。
当布线去掉等长约束或放宽约束条件，就要做ddr training，以保证时序的完整性，使信号的建立&保持时间窗口一致。
ddr training是调整Addr/Cmd信号对CLK，DQ信号对DQS的延时。
由于没做等长约束，信号有长，有短，就会导致信号有快，慢之差（信号在1000mil走线耗时约160~180ps，相对FR-4的板材），ddr training就是找到一套参数，使信号的建立&保持时间充足。并保存&写到配置中。
这里面的机制比较复杂，就简要说明一下。
一般是DDR3控制器有，采用背后的衬衫-by拓扑，CK与DQS的时延难以控制，用ddr traning用于调整两者之间的时延，已达到最佳采样点的目的。窗口值反映出当前CK与DQS的偏移值，窗口越大，窗口越居中越好
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DDR的问题比较坑, 在做u-boot时需要配置一个xls文档, 里面有很多DDR相关的寄存器要配(当然多数情况使用海思缺省值), 不清楚楼主是否修改过
也不清楚该型号的DDR是否能用海思缺省的配置
关于DDR training, 海思的说法只是在上面配置的基础上,有限修正时序, 如果相差太大是修不回来的