1、定义
(1)定点数)一个数的小数点位置一定。 定点化是对数据表示格式的认识约定，乘法过程不关心具体的数值表示方式。 相同的位宽数目可能有不同的定点表示格式，但乘法规则相同，乘法过程都被视为整数。
(2)浮动小数点数)一个数的小数点位置是浮动的，是可变的。 3358 www.Sina.com/http://www.Sina.com/http://www.Sina.com/http://www.Sina.com /
2、有符号数和无符号数的取值范围
如果数字信号处理系统从数据的输入到输出进行了多次加法或乘法运算，最终的位宽会越来越大。 已知乘法器和加法器所需的3、定点化运算法则（乘法和加法），基本上位宽每增加1位，其电路规模就有可能增加**10%，**而且对定时有很大的影响。 这是因为位宽越大，加法器的进位链越长，乘法器的部分积的个数也越多。 因此，一般进行根据实际的需要对加法器或乘法器的结果进行四舍五入的所谓rounding操作。小结：
例：以前常用的四舍五入法。 假设将c (1，24，16 )四舍五入到) 1，12，4。 也就是说，通过将c的16位位宽的小数点后的位数剪切为4位，c的总位数宽度将降低到12位。 步骤如下。
(1)将c绝对值化。 如果已编码比特为1，则以比特为单位加1，否则不改变；
)2)舍弃c的第1~11位，此时c总共剩下14位的位宽) )因为此时c进行了符号位展开)。
)3) c加1进位。
)4)判断加1后的结果，在进位与下一位的位数不同的情况下，由于能够判断为溢出了四舍五入的结果，所以进行饱和处理以使c成为最大值，如果c本来是正数，则为2’b 0111 _ 1111 _ 1111 _ 1111； 如果c为负，则设为2’b 1000 _ 0000 _ 0000。 进位与下一位相等时，如果符号位为正，则落入舍弃位即可； 负的情况下，消除进位反过来加1即可。
上述内容来源于《FPGA深度解析》。 不知道的详细情况请读这本书。