1位全减器电路制造方法
本发明公开了适用于减法运算和除法运算的位全减法器电路。 电路结构包括9个异或门。 输入包括被减数a、减数b、来自低位的借位Cin，输出包括差位s和向高位的借位Cout； 输入差位输出及借位输出均经过6级或反相器，且电路结构对称，布局布线容易。 本发明可以直接用于减法运算，最高位的借位输出直接表示符号位，使减数反向加法后不用加法电路完成减法的间接运算过程。
【专利说明】1位全减器电路
【技术领域】
本发明属于集成电路设计领域，特别涉及一种位拨链器电路。
【背景技术】
现在，减法电路和除法电路中的减法运算通常使用对减数进行逆加法运算的加法电路进行，通常需要追加一系列的反相器或异或门，增加了电路面积。
因此，需要设计专用的全减法器电路，通过直接列举真值表写出全减法器的布尔表达式，简化以减少所需的门数，将电路硬件资源降到最低。
【发明内容】
本发明的目的是解决上述问题，提供一种适于减法和除法的位全减法电路，避免了采用对减数进行逆加后利用加法电路完成减法的间接运算过程，可以直接完成位减法。
为了实现上述目，本发明采用以下手段，实现了对称地设置：包括从输入到输出依次串联连接的6级或非级的栅极； 其中，输入信号被连接到六级Nor门的第一级Nor门、第二级Nor门、第四级Nor门和第五级Nor门的输入端，第六级Nor门的输出端输出%5。
[0006]所述输入信号包括被减数a、减数b和来自下位借用Cin； 输出结果中包含差分比特s和向上位比特的借用比特Cout； 在此，被减数a， 季或五级或五级、或五级、或季或五级、季或四级、或五级、或四级、或四级、或四级、或四级、或四级、或四级、或四级、或五级、或四级、或四级、或四级四级或四级或四级、四级或四级、四级或四级、四级或四级、四级或四级、四级或四级、四级或四级或四级或减数b和借用Cin均在第一级或第二级或第二级异或门输入端
[0007]所记载的六次异或门包括：作为第一次异或门的第一异或门、作为第二次异或门的第二异或门和第三异或门、作为第三次异或门的第四异或门， 包括作为第四异或门第五异或门、作为第五异或门的第六异或门和第七异或门、作为第六异或门的第九异或门。
[0008]第一或非门的两个输入端分别连接到减数b和借用Cin，第一或非门的输出端分别连接到第二或非门、第三或非门和第九或非门的一个输入端；
[0009]第二异或门和第三异或门的另一输入端与减数b和借用Cin连接； 第二nor门和第三nor门输出端分别连接到第四nor门的两个输入端；
[0010]第四异或门输出端分别连接到第五异或门和第七异或门的一个输入端；
第五或非闸口的另一输入端连接到被减数a； 第五非门的输出端被连接到第六非门的一个输入端和第七非门的另一个输入端。
第六或非浇口的另一输入端连接到被减数a；
[0013]第六非门的输出端连接到第八非门的一个输入端，而第七非门的输出端分别连接到第八非门和第九非门的另一输入端；
第八或门的输出端输出差分位s，第九或门的输出端输出借用位Cout。
[0015]用于任意位的减法运算时，最低位的借位输入为o。 [0016]最高位借出输出直接表示符号位。
本发明与现有技术相比，具有以下效果：
本发明电路结构包括9个异或门，差动输出和借位输出都通过6级异或门，电路结构对称，布线布局容易。 本发明在用于任意位减法运算的情况下，将最低位的借位输入设为o； 同时可以直接用于减法运算，最高位的借位输出直接表示符号位，使减数反向加法后不用加法电路完成减法的间接运算过程。
专利图纸
图的说明
图1是本发明的1位全减法电路的具体电路图。
[0020]其中I是第一或非门2是第二或非门3是第三或非门4是第四或非门5是第五或非门6是第六或非门7是第七或非门8是第八或非门9是第九或非门。
【具体实施方式】
以下，基于附图及具体实施例更详细地说明本发明：
参照图1，本发明包括对称设置6级或反相器，这些6级或反相器从输入输出开始依次串联连接； 其中，输入信号被连接到六级Nor门第一级Nor门、第二级Nor门、第四级Nor门和第五级Nor门的输入端，第六级Nor门的输出端为结果输出端。 输入信号包括被减数a、减数b及来自低位借用Cin； 输出结果中包含差分比特s和向上位比特的借用比特Cout； 在此，被减数a， 季或五级或五级、或五级、或季或五级、季或四级、或五级、或四级、或四级、或四级、或四级、或四级、或四级、或四级、或五级、或四级、或四级、或四级四级或四级或四级、四级或四级、四级或四级、四级或四级、四级或四级、四级或四级、四级或四级或四级或减数b和借用Cin均在第一级或第二级或第二级异或门输入端
[0023]最高位借出输出直接表示符号位。
[0024]六级异或门是作为第一级异或门第一异或门1、作为第二级异或门的第二异或门2和第三异或门3、作为第三级异或门的第四异或门4、及第四级异或门作为第五级异或门第六异或门6和第七异或门7，作为第六级异或门的第八和第九
([0025] )第一或非门I两个输入端分别与减数b
借位Cin相连，第一或非门I的输出分别连接到第二或非门2、第三或非门3以及第九或非门9的一个输入端上；第二或非门2和第三或非门3的另一个输入端与减数B和借位Cin相连；第二或非门2和第三或非门3的输出端分别连接到第四或非门4的两个输入端上；第四或非门4的输出端分别与第五或非门5和第七或非门7的一个输入端相连；第五或非门5的另一个输入端与被减数A相连；第五或非门5的输出端分别连接到第六或非门6的一个输入端以及第七或非门7的另一个输入端上；第六或非门6的另一个输入端与被减数A相连；第六或非门6的输出端连接到第八或非门8的一个输入端上，第七或非门7的输出端分别连接到第八或非门8和第九或非门9的另一个输入端上；第八或非门8的输出端输出差位S，第九或非门9的输出端输出借位 Cout。[0026]本发明适用于减法运算和除法运算，包括9个或非门。其中输入包括被减数A、减数B、来自低位的借位Cin，输出包括差位S和向高位的借位Cout ;输入到差位输出及借位输出均经过6级或非门；本发明最高位借位输出直接表示符号位，避免了将减数取反加一后使用加法电路完成减法的间接运算过程。如根据表I 一位全减器真值表，本发明全减器输出的布尔表达式如下:
【权利要求】
1.一种一位全减器电路，其特征在于:包括对称设置六级或非门，且这六级或非门由输入至输出依次串联；其中六级或非门的第一级或非门、第二级或非门、第四级或非门和第五级或非门的输入端与输入信号相连，第六级或非门的输出端作为结果输出端。
2.根据权利要求1所述的一位全减器电路，其特征在于:所述的输入信号包括被减数A、减数B以及来自低位的借位Cin ;输出结果包括差位S和向高位的借位Cout ;其中，被减数A分别输入到第四级或非门和第五级或非门的输入端上；减数B和借位Cin均输入到第一级或非门和第二级或非门的输入端上。
3.根据权利要求2所述的一位全减器电路，其特征在于:所述的六级或非门包括作为第一级或非门的第一或非门(I)、作为第二级或非门的第二或非门(2)和第三或非门(3)、作为第三级或非门的第四或非门(4)、作为第四级或非门的第五或非门(5)、为第五级或非门的第六或非门(6)和第七或非门(7)以及作为第六级或非门的第八或非门(8)和第九或非门(9)。
4.根据权利要求3所述的一位全减器电路，其特征在于:所述的第一或非门(I)的两个输入端分别与减数B和借位Cin相连，第一或非门(I)的输出分别连接到第二或非门(2)、第三或非门(3)以及第九或非门(9)的一个输入端上； 第二或非门(2)和第三或非门(3)的另一个输入端与减数B和借位Cin相连；第二或非门(2)和第三或非门(3)的输出端分别连接到第四或非门(4)的两个输入端上； 第四或非门(4)的输出端分别与第五或非门(5)和第七或非门(7)的一个输入端相连； 第五或非门(5)的另一个输入端与被减数A相连；第五或非门(5)的输出端分别连接到第六或非门(6)的一个输入端以及第七或非门(7)的另一个输入端上； 第六或非门(6)的另一个输入端与被减数A相连； 第六或非门(6)的输出端连接到第八或非门(8)的一个输入端上，第七或非门(7)的输出端分别连接到第八或非门(8)和第九或非门(9)的另一个输入端上； 第八或非门(8)的输出端输出差位S，第九或非门(9)的输出端输出借位Cout。
5.根据权利要求1至4任意一项所述的一位全减器电路，其特征在于:用于任意位减法运算时，最低位的借位输入为O。
6.根据权利要求1至4任意一项所述的一位全减器电路，其特征在于:最高位借位输出直接表示符号位。
【文档编号】G06F7/50GK103699353SQ201310653688
【公开日】2014年4月2日 申请日期:2013年12月5日 优先权日:2013年12月5日
【发明者】mddn, ajdzs钖, 俊秀的小丸子 申请人:西安交通大学