IDDR和ODDR原语用于7系列芯片，spand可以使用IDDR2和ODDR2
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传统的输入DDR解决方案或OPPOSITE_EDGE模式在ILOGIC模块中的一个输入中实现。 在时钟的上升沿处经由输出Q1将数据提供给FPGA逻辑，并且在时钟的下降沿处经由输出Q2提供给FPGA逻辑。 该结构类似于Virtex-6 FPGA的实现。 图1显示了使用OPPOSITE_EDGE模式的输入DDR的时序图。IDDR三种模式Mode
在SAME_EDGE模式下，数据在FPGA逻辑中以相同的时钟沿绘制。 该结构类似于Virtex-6 FPGA的实现。
图2示出了使用SAME_EDGE模式的输入DDR的时序图。 在时序图中，输出对Q1和Q2不再是(0)和(1)。 相反，第一对表示q1(0)和Q2 )，下一对时钟周期为)1)和)2)。OPPOSITE_EDGEMode
在SAME_EDGE_PIPELINED模式下，数据在FPGA逻辑中以相同的时钟沿呈现。
与SAME_EDGE模式不同，数据对不划分为一个时钟周期。 但是，要消除SAME_EDGE模式的隔离效果，需要额外的时钟延迟。 图3显示了使用SAME_EDGE_PIPELINED模式的输入DDR的时序图。 输出同时提供给FPGA逻辑以用于Q1和Q2。
在介绍ODDR之前，让我们先简单了解一下OLOGIC。
OLOGIC块在FPGA中的位置紧靠IOB，并且FPGA用作通过IOB向设备外部发送数据的专用同步块。 OLOGIC资源的类型包括ologic2(HPI/obanks )和ologic2(HPI/obanks )。
OLOGIC2和OLOGIC3不属于原语，因此不能直接实例化。 包含用户可以在布局被路由后实例化的元素。 例如，“输出触发器”(OFD-output flip-flop )或“oddr”outputddrelement )。
OLOGIC主要由两个块组成，一个用于配置输出路径。 另一个用于配置三态控制路径。 这两个块具有共同的时钟，但具有不同的使能信号OCE和TCE。 两者根据SRVAL属性具有精致的异步和同步的set和reset (信噪比信号)。
输出路径和三态控制路径可以在以下模式之一中独立配置：
1 .边缘触发的d触发
2.DDR模式(ASAME_EDGE或OPPOSITE_EDGE ) )。
3 .液位传感器用闩锁
4 .异步电路/组合逻辑
7系列设备的OLOGIC上有用于实现输出DDR寄存器的专用寄存器。 实例化ODDR时将显示此功能。 使用OLOGIC时，DDR复用是自动化的，不需要手动控制复用。 这种控制来自钟表。
ODDR原语以1个时钟输入，下降沿数据以输入时钟的本地反转进行计数。 反馈到I/O块的所有时钟都将被完全复用。 例如，ILOGIC块和OLOGIC块之间没有时钟共享。 ODDR原语支持OPPOSITE_EDGE模式和SAME_EDGE模式。
SAME_EDGE模式与Virtex-6体系结构相同，设计者可以在ODDR时钟启动时向ODDR原语提供数据输入，从而节省CLB和时钟资源并提高性能。 此模式使用DDR_CLK_EDGE属性实现。 也支持三状态控制。
如果通过ODDR将双向的单端数据汇总为一条路输出，在上边缘同时输出数据，在上边缘输出a电路的下边缘输出输出b电路的双向输入信号始终为1、始终为0，则输出的信号实际上是输入的时钟信号。
OPPOSITE_EDGE模式：
在此模式下，使用时钟沿以两倍的吞吐量从FPGA逻辑捕获数据。 该结构与virtex-6的实现相比相似。 这两个输出都提供给IOB的数据输入或三态控制输入。
SAME_EDGE模式：
在此模式下，数据在同一时钟沿从传递到IOB。 在同一时钟沿将数据发送到IOB可以避免时间冲突，用户可以使用最小的寄存器执行更高的DDR频率来延迟寄存器，而不是使用CLB寄存器。
注意：
1、set和reset不能同时设置；
2、重置ODDR原语需要约12个时钟，最初输入的数据可能有问题(母测)，但母测是的。
3、ODDR的输出必须直接与输出pad连接，不能重新引入逻辑内部。 因此，do_oddr的输出可能无法连接到OLOGIC
如果需要引入其他逻辑才能实际使用，请考虑使用ibuf
ODDR原语的结构图如下。
表2-10显示了ODDR端口信号。
表2-11显示了各种属性和ODDR原语的默认值。