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fpga神经网络加速算法(fpga教程)

时间:2023-05-03 23:55:48 阅读:74809 作者:813

识别目录一、全加法器1、半加法器2、1位全加法器2、输入原理图实现1位加法器1、半加法器原理图输入2、全加法器原理图输入3、Verilog实现1位加法器4、写入测试参考链接

一、认识全加法器1、半加法器半加法器的定义

半加法器是能够将两个1比特的二进制数相加得到半加法和半加法进位的组合电路半加法器的真值表

a、b表示二进制数,c表示半加进,s表示半加和

输出公式

s=ab=a%b

C=A B逻辑电路图

2、一位全加器一位全加器真值表

Ain被加数,威武月饼加数,Cin低位上涨,Cout高位上涨,Sum本位和

输出公式

S u m=A i n jkdxc fzdgz

cout=(aInJKdxc ) fzdgzainjkdxc=(ainjkdxc ) ) ( (jkdxc fzdgz ) ) (ain fzdgz )逻辑图

二、输入原理图实现1位加法器

工程流程的制定

启动Quartus II软件,选择“File-New Project Wizard”,在显示的屏幕下首先输入Next,输入项目路径和名称,然后继续Next,出现以下屏幕并执行相应的操作: 然后,完成项目的创建,直到完成。

1、半加电路原理图输入绘图流程的实现

首先选择文件-新建,进入后选择块诊断程序/方案文件

选择元件

添加输入输出,完成效果

保存并编译文件

用tool-Netlist Viewers-RTL Viewer查看电路图

仿真的实现

创建矢量波形文件,然后选择菜单项文件new-vwf

添加信号

编辑信号

保存文件,启动功能模拟,出现错误,进行模拟配置,选择工具- launchsimulationlibrarycomplier

功能模拟结果

时序仿真结果2、全加法器原理图输入利用半加法器元件实现全加法器

将设计项目设置为可调用组件

在打开半加电路原理图文件half_adder.bdf的情况下,选择菜单中的文件中的create/updatecreatesymbolfilesforcurrentfile项,即可打开当前文件h _ BDF

绘图过程的实现

首先选择文件-新建,进入后选择块诊断程序/方案文件

选择元件

添加输入输出,完成效果

保存并编译文件

用tool-Netlist Viewers-RTL Viewer查看电路图

仿真的实现

创建矢量波形文件,然后选择菜单项文件new-vwf

添加信号

编辑信号

保存文件,启动功能模拟,出现错误,进行模拟配置,选择工具- launchsimulationlibrarycomplier

功能模拟结果

时间序列模拟结果

硬件实际操作

选择目标芯片

引脚绑定

注:这里需要参考具体的硬件外围设备分布、哪个输入输出支持哪个引脚

例如,这里我将ain、感人的钢笔和cin与我这里的硬件三个拨号开关对应,cout和sum与两个led灯对应

编译,针脚绑定硬件

连接设备:

USB Blaster下载器的一端连接电脑,另一端连接开发板的JTAG接口; 然后连接开发板的电源线,打开电源开关

在这里,您可以设置连接的硬件和写入程序

三、Verilog实现1位加法器生成Verilog文件

代码实现modulefull_adder(/输入信号,ain为被加数,感人笔为加数,cin为从低位到高位的进位input ain,感人笔,cin,///输出信号,cout为高位,sum为always@(ainor感动钢笔or cin ) Beginsum=(ain )感动钢笔) CIN; //本位和输出公式s1=aincin; s2=感人的钢笔cin; s3=ain的感动笔; cout=(S1|S2 )|s3; //保存并编译高级进位输出表达式endendmodule文件

用tool-Netlist Viewers-RTL Viewer查看电路图

3 .仿真实现

创建矢量波形文件,然后选择菜单项文件new-vwf

添加信号

编辑信号

保存文件,启动功能模拟,出现错误,进行模拟配置,选择工具- launchsimulationlibrarycomplier

功能模拟结果

时间序列模拟结果

四、测试芯片引脚配置表输入原理图

将设计项目设置为顶级文件

选择相应的设计文件

配置销

使用3个SW作为输入信号,使用2个LED作为输出信号

原理图如下

下载

结果效应

移动开关,观察LED闪烁的效果,开关接通时为1,断开时为0,LED接通时为1,断开时为0。 最终,验证结果与其真值表一致。 参考链接Verilog全加法器

FPGA——1位全加法器的实现

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