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异或门和与非门设计全加器(与非门设计一位全加器)

时间:2023-05-05 17:15:43 阅读:91722 作者:3674

启动第一个实例,创建新项目,然后选择目录、设备和“完成”以完成。

芯片选择cyclone IV系列EP4CE10F17C8

使用电路图设计文件在文件下新建电路图设计文件,下一篇使用源文件输入,进入符号窗口,添加“与”设备、输入和输出

编辑管脚,连接最终如下图所示

编译如下所示

分析有1个逻辑单元、3个针脚

新的波形文件

设定激励输入信号

功能模拟和时间序列模拟,不知道为什么时间序列模拟跑到我这边没有延迟

导线分配

8个IO模块与爱板评价文章相同

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