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const修饰自定义类型,16位全加器编程Verilog

时间:2023-05-06 10:23:28 阅读:113139 作者:2400

3358 www.Sina.com/《Logisim的使用》https://www.cn blogs.com/lfri/p/9790102.html

电路说明参考博客:

上面是别人的电路,下面是我的电路

测试结果表明,两个电路的结果相同。

想法是将每个输入连接到两个AND Gate,同时阻止两个输入连接到同一个AND Gate

虽然还不十分理解为什么设计成三个输入,但是可能有两个普通输入,一个进位输入

功能:实现一个1-bit全加器

在Tunnel中,可以绘制“看不见的线”将两点连接起来。 Tunnel根据指定给线条的标签进行分组。 此写入标签区分大小写,用于连接线。

如图所示:

我的电路(使用tunnel ) ) ) )。

tunnel的使用

清淡的皮虾是分离器,输入n位,分m组输出。 组数和各组成员可以调节。 其实这个也可以反过来使用。 也就是说,将n位的输入合成为n位的输出。

接下来是将1个16位的数字,将整体循环向右偏移2位。

我的电路(使用splitter将三个输入合并为一个输入)Splitter的使用

更改连接宽度时,为了清楚起见,必须使用位扩展器位扩展器。

例如,考虑将8位扩展到16位。 一种方法是利用Splitter将原始数量与00000000集成。 请参照图

下面是一种容易阅读、不易出错、更简单的方法

如果考虑丢弃位,它可以做“相反”的工作

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