d触发器设计(下降沿)任务说明
本任务：在Logisim中，级联2个d锁存器构成主从式d触发器，要求下降沿触发。
相关知识
在电平敏感型锁存器中，在时钟信号有效(例如Clk=1)的期间，锁存器的状态q跟随输入的变化而变化，这被称为“翻转”。 为了避免翻转，可将状态变化的时序限制为在时钟信号的上升沿或下降沿，这种类型的装置被称为触发器触发/触发器flip flop。
下降沿触发的主从d触发原理图(一个)如下。
其特征方程式如下
q(t1 )=D
Clk下降沿有效
实验内容
实验电路框架与第一关闭相同。
用Logisim打开实验电路框架，在工序中的“主从d触发器”子电路上绘制电路，进行测试。
测试说明
在记事本或其他纯文本编辑器中打开电路文件(Latch_Flipflop.circ )，选择、复制并粘贴到代码窗口中，然后单击右下角的“评估”按钮，平台将打开
门控d触发任务的说明
本脱离任务：在Logisim中，用4个NAND门构建门d锁存器。
相关知识
锁存器(Latch )是对脉冲电平敏感的存储单元电路，可以根据特定的输入脉冲电平改变状态。 锁存器是临时保持信号以维持某个电平的状态。 锁存器最重要的作用是缓存。 锁存器的结构特征是交叉耦合(反馈)，这是形成存储能力的关键。
由NAND门构成的栅极SR锁存器的原理如下，只需向其添加连接就可以构建栅极d锁存器。