一、实验内容
数字逻辑基础和Verilog设计教材书第P114页实验4.34十六进制七级解码器模拟。
二、实验目的
让读者在case上选择句子时，要注意输出(leds )向量与段代码的关系，用4位向量表示十六进制(hers )、7位输入(leds )
三.实验代码
moduleseG7(HEX，leds )；
input [3:0]hex；
output reg[1:7]leds；
always @(hex )
case(HEX )//abcdefg
0: LEDs=7’b 111110；
1: LEDs=7’b 0110000；
2: LEDs=7’b 1101101；
3: LEDs=7’b 1111001；
4: LEDs=7’b 0110011；
53360 LEDs=7’b 1011011；
63360 LEDs=7’b 1011111；
7: LEDs=7’b 1110000；
8: LEDs=7’b 1111111；
93360 LEDs=7’b 1111011；
10: LEDs=7’b 1110111；
1: LEDs=7’b 0011111；
12: LEDs=7’b 1001110；
13: LEDs=7’b 0111101；
14: LEDs=7’b 1001111；
13: LEDs=7’b 1000111；
结束案例
最终模块
四.实验过程
打开modelsim软件
2 .选择文件file、新建new和项目项目。 图
将显示以下对话框，如图所示，选择“是”
3 .接下来将显示此对话框。 名为" work "，然后单击“确定”。 图
包含一个单击“是”的对话框，如下图所示
4 .选择“创建新文件”(Create New File )并在对话框中输入文件名(seg7 )将模拟根设置为Verilog，然后单击)确定关闭该对话框。 图
5 .双击文件，如图所示输入代码
输入代码后，保存记事本代码，如图所示确认修改
6 .保存代码后，开始编译，查看代码是否有误，然后单击菜单栏上的编译按钮“compile”。 图
7 .编译后，如果代码正确，左下角会出现绿色提示； 相反，会显示红色警告。 然后开始模拟，单击菜单栏上的模拟按钮“simulate”。 如图所示
8 .单击模拟后，将显示以下对话框： 找到创建的文件work，选择要编译的文件seg7，然后单击OK。 图
9 .编译成功后，选择如图所示的文件，右键单击并选择添加波形Add Wave
10 .修改波形的数值，输入数值后，点击如图所示的确定
11 .修改成功后，点击Run开始显示波形图，可以如图所示放大便于观察
五.实验视频
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