另一方面，基本RS锁存器1 .概要RS锁存器是最基本的时序逻辑电路，其特征是电路中的各点的电位值不仅与当前的时刻有关，还与电路之前的时刻的状态有关。
上述图示的电路是基本的RS锁存器，其重要的构成特征是反馈线，该线区分时序逻辑电路和常规的组合逻辑电路。
2 .输出状态规定基本RS锁存状态有0状态和1状态两种。 如果输出Q=0且q不=1，则认为锁存器处于0状态。 相对而言，在Q=1且q不为=0的情况下，该锁存器处于1的状态。
说明输出时，常用的Qn表示现状和当前电路所在的状态。 常用Qn 1表示次粗和紧接着该状态之后的瞬间的状态。
3 .输入输出特性RS锁存器的输入端是r(reset )和s (set )，都是在低电平下有效的。 如果R=1，S=1，锁存器始终保持之前的状态，如果R=0，S=1，锁存器为“0状态”。 相反，如果R=1并且S=0，则锁存器被转换为“1状态”。 该输入输出特性的特性表如下。
RSQnQn 1功能说明000X不允许001X不允许0100集00110集01001集11011集11100保持1111保持4 .问题基本RS锁存器作为最基本的定时逻辑电路，当RS同时输入低电平时会出现错误，计算机
二、逻辑门控制RS锁存器1 .概要逻辑门控制RS锁存器的电路结构如下： 由本图可知，电路上部为一个基本RS锁存器，在其下部追加两个NAND门电路来控制输入信号。
2 .输入/输出特性上半部分的基本RS锁存电路与上述分析完全相似，其输入端分别为“置0”和“置1”，均为低电平有效。
我们重点分析下半部分。 在CP=0的情况下，可以看出，无论R S输入如何，下端的两个NAND门输出都为高电平。 此时，我说输入被屏蔽了。 如果CP=1，如对基本RS锁存器所知，该电路将是高电平有效电路，当R=0，S=1时，该锁存器将处于1，当R=1，S=0时，该锁存器将处于0状态。
3 .优势和劣势逻辑门控制RS锁存器优化基本RS锁存器，并在锁存器被封锁状态时改变r和s的值，从而能够在锁定解除之后整体改变多个锁存器的状态。 但是，在CP=1的情况下，存在输入量变化时，无法统一改变锁存器的状态的缺点。 另外，如果在R S中同时输入高电平，则会导致闩锁错误。
三、主从RS触发器1 .概述主从RS触发器由两个逻辑门控制RS触发器组成，其中上半部分为从，下半部分为主。 那个CP信号正好相反。
2 .输入/输出特性主从RS触发器由两个逻辑门控制RS锁存器组成，其基本输出特性通过对上述逻辑门控制RS锁存器电路的分析可以看出，本部分仅分析主从RS触发器反转时的特性变化。
主从触发器的触发器需要两个节拍才能反转，如果CP=1，主锁存器将根据r-s输入阻塞从锁存器并保持原始状态。 另一方面，当CP=0时，主锁存器被阻塞，并且从锁存器接收主锁存器信号并响应。
3 .优势和劣势，从分析中可以看出，主从触发器的状态变化在CP下降沿时发生，在CP=0的情况下，由于主锁存被阻塞，所以不会发生如上所述的翻转，同时反转多个触发器但是，该电路无法解决R S同时为1时电路不工作的问题。 为了解决这个问题，引入了JK触发器。
四.主从JK触发器1 .概要主从JK触发器的电路结构如下图所示，与主从RS触发器相比，主从JK触发器多两条反馈线。
2 .根据特性分析电路图和逻辑门的性质，可以看出，当触发器处于“1状态”时，输入端j被阻塞，而当触发器处于“0状态”时，输入端k被阻塞。 由此可见，通过两条反馈线，该触发解决了两输入端不同时为1的问题。
3 .利弊主从JK触发器解决了两个输入端不能同时为1的问题，但随之带来的新问题是当CP=1时，主锁存器多次输入变化，只能记录最初的变化结果。 要解决这个问题，需要引入边缘触发器。
五.边沿D触发器1 .介绍喜悦的小笼包。 边沿触发器的输出状态只在时钟信号切换到高低的瞬间变化。 下图是最简单的边沿d触发器。
2 .特性表边沿D触发器在CP处于前沿(0至1 )时发生状态变化，具体操作方法如下。
DQnQn 10000101011113 .特性方程式Qn 1=D 4 .驱动表QnQn 1D000011100111、边沿JK触发器1 .概要下图显示了边沿JK触发器，良好地解决了上述芯片的问题。 可以同时向两个输入端子输入有效信号，从而可以避免翻转情况和多个触发器调整状态时速度的差异。
2 .特性表沿JK触发为下降沿触发
JKQnQn 1功能说明0000元状态0011元状态0100复位0110复位1001组1101组1101反转1110.特性方程qn1=jqnk’qn4 .驱动表QnQn 1JK000X011X10X111X0