仔细想想，还是从准稳定状态开始吧。 果然在FPGA开发中，与触发器的交往仍在继续。
要知道准稳定性，首先要知道几个概念。 1、同步逻辑，异步逻辑。 2、两个词的创立时间(Setup )和保持时间(Hold )。 其实时序分析的精髓在于分析每个触发器能否满足创立时间和保持时间的要求。
首先，同步逻辑、异步逻辑：
简单理解：一个模块中使用的时钟之间有一定的相位关系，或者时钟特征是可预测的，这被称为同步逻辑； 一个模块中使用的时钟彼此没有固定的相位关系。 也就是说，时钟的特征是不可预测的，被称为异步逻辑。
首先，对建立时间和保持时间进行说明。
建立时间：在时钟上升沿到来期间数据稳定的时间；
保持时间：从时钟上升沿到来到数据稳定的时间。
了解了这两个概念，接下来的一个问题是什么是亚稳态
所有数字设备(如FPGA )的寄存器都定义了用于在输入端捕获数据并在输出端输出数据的信号时序要求。 为了确保可靠的动作，寄存器输入侧的数据必须在时钟的上升沿到来之前，维持最小的稳定时间(寄存器的建立时间tsu )和时钟的边缘后的最小时间)寄存器保持时间tH )。 寄存器在从一定的时钟开始经过输出延迟(tco )后输出生效。 如果信号传输违反tsu和tH要求，则寄存器的输出很可能处于准稳态。
这意味着，当触发器在时钟的上升沿被采样时，数据必须在一个时间窗口内保持稳定，才能被正确采样。 如果违反的话就不能正常输出结果，甚至不能输出确定的结果。
有一篇关于如何理解亚稳定状态的Altera的文章
Altera原文链接： https://www.altera.com/content/dam/altera-www/global/en _ us/pdfs/literature/WP/WP-01082
考虑一下什么时候会带来准稳定状态，以及准稳定状态会带来什么样的危害。
首先在同步逻辑中，如果STA分析正常，就不会遇到准稳态问题。 因为同步逻辑会分析STA，确保每个触发器都能满足自己的建立时间和保持时间。 也就是说，亚稳态容易出现在异步逻辑中，难以发现。
在此，就为什么异步逻辑中会发生准稳态进行说明
上图显示了两个时钟场之间的简单信号传播。 从慢时钟域到块时钟域的过程。
在上图所示的时序图中，可以看到时钟沿之间的时钟间隔为dC。 在这种情况下，数据传播可以满足高速时钟域建立时间和保持时间的要求。
如上图所示，在这种相位关系的情况下，高速时钟沿难以满足建立时间的要求。
由于异步时钟的不确定性，异步逻辑容易出现亚稳态。
关于亚稳态是什么样的危害以及如何避免亚稳态的出现，将在下面的博客中详细说明。