今天简单谈谈xndhb和FPGA的竞争冒险和巴厘岛问题，不谈，拿出商品。
FGA从1984年到今天，发展了30多年。 它可以代替其他PLD和各种中小型数字逻辑芯片在数字系统中广泛应用，也是实现具有不同逻辑功能的ASIC的有效方法。 FPGA融合了ASIC和基于处理器的系统的最大优点，不需要定制ASIC的设计的高额前期投资，就可以提供确定硬件时序的速度和稳定性。
但是，与所有数字电路一样，FPGA电路也存在毛刺问题。 它的出现会影响电路工作的可靠性、稳定性，严重时会导致整个数字系统的故障和逻辑混乱。 这里讨论FPGA的竞争风险和毛刺问题。
竞争冒险:在组合电路中，如果逻辑门上的两个互补输入信号同时变化到相反的状态，在输出端可能会产生瞬态干扰脉冲，被称为竞争冒险。
FPGA产生竞争冒险的理由是什么呢？
当信号通过FPGA设备内部的连接和逻辑单元时存在一定的延迟。 延迟的大小取决于连接的长度和逻辑单元的数量。 同时受器件制造工艺、工作电压、温度等条件的影响； 信号高低电平的切换也需要一定的过渡时间。
由于以上原因，在复用信号的电平值发生了变化的情况下，在信号变化的瞬间，组合逻辑的输出具有优先顺序，并不是同时变化，大多会产生不正确的wsdsmt信号，将这些wsdsmt信号称为"毛刺"。
如果一个组合逻辑电路中出现“毛刺”，则表示该电路存在“冒险”。 (与分立元件不同，由于PLD内部不存在寄生电容电感，这些毛刺完全保留，传递到下一级，因此毛刺现象在PLD、FPGA设计中尤为明显)。 毛刺的累积会影响整个设计的可靠性和准确性。 因此，判断逻辑电路是否存在风险、避免风险的方法是FPGA的设计者必须考虑的问题。
其次，考虑消除风险的方法。 消除风险的方法如下。
1、利用冗余去毛刺函数公式和真值表中描述了静态逻辑，但竞争是从一个稳态到另一个稳态的过程。 因此，冲突是一个动态过程，在输入变量发生变化时会发生。 此时，修改卡诺图，增加多馀的项目，在卡诺图的两个圆相接的地方追加圆，就可以消除逻辑冒险。 但是，用这种方法无法消除台面类型上产生的毛刺。
2、采用格雷码的话，为了破坏毛刺的发生条件而改变设计，可以减少毛刺的发生。 例如，在数字电路设计中，通常采用格雷码计数器来代替通常的二进制计数器。 这是因为格雷码计数器的输出每次只跳跃1比特，因此消除了竞争风险的发生条件，避免了毛刺的发生。
3、采样方法在由于风险导致变量变化的时刻出现，如果在信号稳定之后再输入采样脉冲，则只有在采样脉冲作用期间输出的信号有效。 由此，可以避免产生的毛刺影响输出波形。 一般来说，风险在信号电平切换的时刻，也就是输出信号的上升时间内发生，在输出信号的保持时间内不产生毛刺信号。 只要在输出信号的保持时间内对其进行“采样”，就可以消除毛刺信号的影响。
4、吸收法可以增加输出滤波器，在输出端连接小电容C，消除毛刺。 但是，输出波形前后的边缘会变差，对波形要求严格时，请追加整形电路。 请勿在中级使用此方法。
5、因为延迟波方法巴厘岛最终是因为延迟波引起的，所以它能够找到延迟波发生的分支路径。 在延迟相对较少的旁路中，可以通过加入毛刺宽度的延迟来去除毛刺。 另外，还可以利用高频时钟驱动移位寄存器，将延迟信号作为数据输入，根据需要的延迟准确设定移位寄存器的级数，将移位寄存器的输出作为延迟后的信号。
当然最好的是在设计之初，避免竞争冒险。 具体的避免方法如下。
1 .设计中每个模块只使用一个时钟。 避免多时钟设计并且不使用对主时钟进行分频的第二时钟作为定时装置的时钟输入。 这是因为时钟时滞会变大。
2、设计解码逻辑电路时必须十分小心。 这是因为解码器和比较器本身会产生wsdsmt，容易产生毛刺。 将解码器或比较器的输出直接连接到时钟输入端子或异步清除端子会导致严重的结果。
3、设计时应尽量避免RS触发的出现。 一般来说，为了控制输出直接反馈到输入端，采用反馈环路可能会出现对输入wsdsmt和伪信号敏感的隐式RS触发器，输入端发生任何变化时输出值会立即变化。 在这种情况下，容易产生毛刺，时机会严重混乱。
4、设计电路时，请用寄存器和触发器设计电路，尽量不要使用锁存器。 因为对输入信号的毛刺很敏感。 在坚持锁存器设计的情况下，输入信号必须无绝对毛刺，并满足保持时间。
5、在设计中充分利用资源。 利用这些资源，因为大多数FPGA器件为时钟、复位、预设等信号提供特殊的全局布线资源。
6、设计为，无论是控制信号、地址总线信号、数据总线信号中的哪一个，都采用其他的寄存器，以使内部的倾斜数据成为同步数据。
7、应尽量避免使用延迟线，对工艺变化极为敏感，会大大降低电路的稳定性和可靠性，给测试带来麻烦。
8、所有模块的输入时钟、输入信号、输出信号均被d触发器或寄存器设计同步处理，即
输出信号直接来自触发器或寄存器的输出端。这样可以消除wsdsmt和毛刺信号。注：仿真结果和实际综合的电路的不一致性。无论是时序电路还是异步逻辑电路，其行为与其仿真器结果都是不完全一样的，不要期望仿真器替你找到错误。