时间：2023-05-05 13:54:02 阅读：230299 作者：3421
需求分析，当多个FPGA芯片之间采用一个时钟作为输入，且要求每个FPGA PLL输出的clk200MHZ时钟的相位在不同的FPGA之间是同步的。可以采用下面的方法配置PLL。
PLL配置如下图所示
版权声明：该文观点仅代表作者本人。处理文章：请发送邮件至 三1五14八八95#扣扣.com 举报，一经查实，本站将立刻删除。