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核心8月13日宣布，随着三星、英特尔、台湾积体电路制造、IBM等半导体厂商相继推出新晶体管结构的进展，半导体行业正处于晶体管结构转型的前夕。 芯片行业并不急于采用新的晶体管结构进行批量生产，但如果要生产3nm或2nm工艺的逻辑芯片，英特尔、三星、台湾积体电路制造等制造商将从目前的鳍形场效应晶体管结构(FinFET )开始
堀口直人是IMEC (比利时微电子研究中心)的逻辑CMOS微型项目负责人，曾在富士通实验室和加州大学圣巴巴拉分校等地工作。 目前，堀口直人的研究开发重点是2nm以下的CMOS器件。 以下是堀口直人对3nm晶体管结构的发展进行回顾的完整编译。
IMEC逻辑CMOS微型项目负责人堀口直人
一、纳米片结构：进一步增强驱动电流，兼具可变性
到目前为止，为了追求摩尔定律，半导体产业在微型逻辑CMOS尺寸上做出了相当大的努力。 主要方法之一是通过减少金属布线(或导轨)来降低单元的高度(单元高度)。 单元高度，即每个单元的金属线数量与金属间距(metal pitch，即金属布线最小宽度的金属布线之间的最小间距) )。在FinFET结构中，通过将一个标准单元内的翅片(Fin )的数量从3个减少到2个，能够使性能产生较大的飞跃。
标准逻辑单元图像(CPP=接触多晶间距、FP=散热片间距、MP=金属间距； 单元高度=每单元的金属线数金属间距)
标准单元内的单元高度中有几条金属线是重要的指标，通常单元高度范围内有几条金属线称为数t。 随着翅片的减少，机组的高度逐渐变小，标准机组从7.5T变成了6T。 但是，这种缩小牺牲了内部的驱动电流和可变性，为了弥补这些性能的恶化，散热片在单元的高度微型中也越来越高。
但是，到了5T FinFET，无论1个散热片多高，其驱动电流都难以上升。 通过垂直层叠纳米芯片型导电通道，纳米芯片结构晶体管可以在标准单元内实现更大的有效通道宽度。
这样，纳米芯片结构的晶体管能够提供比鳍片更大的驱动电流，也是使CMOS小型化的基础。 同时纳米芯片结构允许可变的器件宽度，在设计上具有更高的灵活性。 由于驱动电流增加，设计者可以减少单元尺寸和电容，降低芯片之间的寄生电容。
标准单元的微型部署示意图
二、4大关键工艺步骤实现纳米片晶体管
除了驱动电流和可变性外，纳米片的环形栅极结构也优于FinFET结构。 就像从平MOSFET过渡到FinFET一样，全栅纳米片也伴随着新技术的集成挑战。幸运的是，纳米芯片基本上是FinFET的自然进化，为FinFET开发，优化的工艺模块大多可以重复使用。 这无疑促进了纳米芯片结构在半导体行业的应用，但也有很多需要创新的工艺。 IMEC需要确定两种结构不同的四个重要工艺步骤进行创新。
第一，纳米片结构使用外延生长的多层Si和SiGe作为器件通道。 沟道中生长材料和两种材料之间的晶格常数不同，这是纳米芯片结构与传统CMOS器件的较大差异。
在多层堆栈中，SiGe作为“牺牲层”(sacrifice )，在金属栅置换工序中释放通道时将其去除。 由于多层堆栈以鳍的形式图案化，因此鳍容易产生变形。
在2017 IEDM会议上，IMEC提出了主要优化：实施浅沟隔离(STI )衬里，在STI工艺步骤中使用低热抑制氧化引起的翅片变形。 这不仅可以维持纳米芯片的形状，还可以提高设备的直流交流性能，即驱动电流和恒定功率下的速度增益。 改善的交流性能可以转换为环形振荡电路低的栅极延迟。
第二，与FinFET不同，纳米芯片结构需要内部隔板，也就是将栅极和源极/漏极分离以降低电容的附加电介质。
在内部隔板的工艺中，横向蚀刻工艺会导致多层叠层结构的SiGe层外部凹陷，产生小空洞，半导体制造商需要用电介质材料填充这些空洞。 这是纳米芯片工艺中最复杂的工艺模块“内部间隔集成(Inner spacer integration )”，需要高蚀刻选择性和准确的横向蚀刻控制，包括IMEC在内的世界许多研究小组都解决了这个课题
第三个是纳米芯片的通道发射，即纳米芯片相互分离的步骤。 如上所述，这种发射大多通过选择性蚀刻去除多层SiGe来实现。 在这个工艺中，半导体制造商需要进行高选择性的蚀刻，简单来说，就是尽可能多地蚀刻纳米芯片之间的Ge残留物，同时防止Si粗糙。
这就需要研究人员控制静摩擦，以减少纳米片间的连接。IMEC对不同蚀刻工艺的研究为解决这一问题做出了较大贡献。第四个则是替代金属栅极（RMG）集成步骤，包括在纳米片层周围工作功能金属（work function metal）的沉积和图案化。
2018年，IMEC强调了引述可扩展工作功能今数的重要性，从而减少了纳米片堆叠所占的垂直空间。IMEC曾展示了将两个垂直纳米片之间的间隔物从13nm减少到7nm，并将芯片的AC性能提升了10%。
垂直堆叠环栅纳米片晶体管的优化：改善纳米片形状控制（左），纳米片垂直空间缩减分离（右）
三、Forksheet：增强器件直流性能，静电控制不佳
如果想要进一步提升直流性能，最有效的方法使扩大沟道的有效宽度。但是，在纳米片结构下，这变得非常困难。主要使因为n型和p型器件需要较大的空间，这使得在按比例微缩的单元高度上难以将纳米片的有效宽度扩大。
2017年，IMEC首次公开提出Forksheet器件结构用来微缩SRAM，2019年IMEC又将这一器件结构用在逻辑芯片标准单元中。
和纳米片结构相比，Forksheet在栅极图案化之前，通过在p和n型器件间引入介电墙，实现更小的n、p间距，进一步增强了沟道的有效宽度以及直流性能。
这也让研究人员可以利用较小的n、p间隔，将标准单元的单元高度从5T推进到4T。仿真结果显示，Forksheet已比传统纳米片有10%的速度增益。这种性能提升的部分原因是由于栅极-漏极重叠较小而导致的（寄生）Miller电容减小。
从工艺角度来看，Forksheet结构是从纳米片结构演变而来，2者的关键区别在于电介质壁的形成、改进的内部隔离层、源极/漏极外延和替换金属栅极步骤。在VLSI 2021会议上，IMEC首次展示了使用300mm Forksheet集成的Forksheet场效应器件的电气数据。双工作功能金属栅极可以在n-和pFET之间以17nm的间距集成，突出了Forksheet结构的关键优势。
但是，Forksheet仍不完美。纳米片结构的环栅在很大程度上改善了对沟道的静电控制。Forksheet则采用了分叉形式的三门结构，似乎在静电控制上有所退步。
集成在一起的纳米片和Forksheet结构对比
四、CFET：CMOS器件最终结构，2种方案各有利弊
为了解决Forksheet的静电控制问题，CFET随即诞生。
CFET结构可以进一步最大化有效沟道宽度，其中n极和p极堆叠在彼此顶部，可以进一步减小单元面积，扩大沟道宽度，推动标准单元到4T及以下。
仿真证明，CFET对于逻辑芯片与SRAM尺寸微缩都有帮助。通过CFET，沟道可以制成鳍（n-fin on p-fin）或纳米片（n-sheet on p-sheet）的形式。
而纳米片形式的CFET完善了纳米片结构的问题，是CMOS器件的最终结构。IMEC则在开发模块和集成工艺上有着很大的贡献，还量化了每个流程的功耗性能收益和复杂性。
从FinFET到CFET的晶体管结构演进过程
从处理角度来说，由于nMOS-pMOS垂直堆叠，CFET的结构较为复杂，有两种可能的集成方案，分别是单片集成（monolithic）和顺序集成（sequential），这两种集成方案则各有利弊。
具体来说，单片CFET的成本较低，但是垂直集成十分复杂。单片CFET从底部沟道外延生长开始，然后是中间牺牲层的沉积，最后是顶部沟道的外延生长。当以纳米片沟道为目标时，起始的底部和顶部沟道配置可以是Si鳍片或Si/SiGe多层堆栈的形式。
无论那种形式，堆叠都会导致非常高的垂直结构，这给鳍片、栅极、间隔和源/漏接触的进一步图案化带来了关键的挑战。例如，替换金属栅极集成步骤由于需要用于n和p不同的工作功能金属而更加复杂。在VLSI 2020上，IMEC率先展示了通过优化关键模块步骤实现的单片集成CFET结构。
而相对来说，顺序CFET的集成流程较为简单。CFET顺序集成由几个模块组成，首先对底层器件进行处理。然后使用介电到介电晶片键合技术，通过晶圆转移在该层的顶部创建覆盖半导体层。最后，集成顶层器件，连接顶栅和底栅。因为底层和顶层设备都可以用传统的二维方式单独处理，所以顺序CFET可以灵活地集成用于n型和p型的不同沟道材料，进一步提升性能优势。
但是作为新的方案，顺序CFET也需要解决一些挑战。第一个是涉及2个晶片之间键合介电氧化物厚度。过厚的氧化物会降低交流性能，但过薄的氧化物会产生键和缺陷风险。IMEC的薄键合氧化物工艺是解决氧化物厚度的一个方案，该工艺无键合空洞并且研发已经取得了进展。
顺序CFET需要面对的第二个挑战是晶圆转移方法有热预算限制，需要降低顶层工艺温度到500°C避免对底层器件产生负面影响，而该工艺此前需要900℃。
IMEC最近针对这两个问题提出了解决方案，可以在较低的处理温度下使栅极堆叠保持可靠性。一种是通过低温氢等离子体处理钝化硅氧化物夹层中的缺陷；第二种则是将界面偶极子Si引入沟道和HfO2栅极电解质之间，以抵消HfO2缺陷态和电荷载流子导带之间的能量。
结语：先进制程玩家减少，竞争烈度或加剧
回顾从FinFET到CFET的研发过程，每一代结构的改进都伴随着交流/直流性能的改进和标准单元高度的进一步降低。从处理的角度来看，纳米片结构可以被认为是FinFET结构的进化步骤。然而，每种不同的纳米片结构都面临着特定的集成挑战。
随着芯片制程的不断发展，有能力继续追求先进制程的玩家越来越少。IMEC作为芯片制程工艺的重要研发力量，有力地推动了芯片制程的微缩。此前，IMEC CEO曾接受采访称，要将芯片制程推进1nm以内。无论如何，人们对于更高性能、更少功耗的追求不会改变。届时，先进制程的竞争可能会更加激烈。
来源：EE Times