一、填空题(正题40分，每个空格1分) )。
1 .集成电路，是将一个电路所需的二极管、电阻、电容、电感等元件，连同它们之间的电连接，制作在一个或几个小的或介质基板上，形成完整的电路后，在一个封装内，具有特定电路功能的微电路
2 .请用全名写以下有关集成电路的专业术语的缩写。
ASIC :
ASSP :
LSI :
3 .通过同时减小and，可以在保持漏极和源极之间的电流恒定的同时减小器件面积，提高电路的集成度。 因此，减小MOSFET的尺寸是VLSI的发展趋势。
4 .大规模集成电路的设计流程包括需求分析、设计、体系结构设计、功能设计、设计、可测性设计、设计等。
5 .需求规格详细说明了系统客户或用户感兴趣的内容。 这包括以及必须满足的。 系统规范是定义系统边界和系统与环境交互的信息，在此规范中，系统表示为。
6 .根据硬件化的目的(高性能化、小型化、低功耗化、成本降低、知识产权保护等)、系统规模/性能、等决定实现方法。
7 .体系结构设计的三个要素是：
8 .上位合并是指从描述中自动生成描述的过程。 与人工设计相比，高位综合不仅可以尽量缩短，而且可以生成面积、性能、功耗等方面的优良电路。
9 .逻辑集成是指将转换为、根据和优化、进行特定处理单元库的过程。
10 .当估计逻辑综合RTL组件时，将值的变化由时钟引起的信号估计为在一定条件下值不变化的信号，将在一定条件下产生“z”的信号估计为由其它信号，而与时钟无关。
11 .结构化法是目前可测性设计的主要方法，可细分为法、边界扫描测试法、法、静止电源电流法。
12 .布局布线的步骤分为、电源布线、时钟布线等。
13 .为了进行时序验证、功耗验证、信号完整性验证以及电子移动性验证，需要从布局结果中提取。
得分
试卷的评分者
二、选题(可多选，各题2分，共40分) )。
1 .集成电路进入纳米尺寸时代，面临以下主要挑战： () )
a .漏电流增大导致总功耗增加； b .栅极氧化膜厚度接近物理极限；
c .电路规模增大导致动态功耗增加； d .其分配线延时不能降低，影响性能；
2 .哪个是集成电路制造工艺的？ （）
答. sop； B .卡介苗； C. BMOS； D. CMOS； E. BiMOS； f .卡介苗
3. MOSFET的温度特性为() ) )。
a .温升、载流子迁移率上升、跨导上升、阈值电压上升；
b .温升、载流子迁移率升高、跨导降低、阈值电压降低；
c .温度上升、载流子迁移率下降、跨导下降、阈值电压上升；
d .温度升高、载流子迁移率降低、跨导降低、阈值电压降低；
关于CMOS逆变器，以下说明中正确的是哪个？ （）
a.vtnvivdd、NMOS导通相当于电流源，PMOS相当于非线性电阻；
B. Vi» Vdd、NMOS和PMOS均处于饱和区，相当于非线性电阻；
C. Vdd/2 Vi Vdd/2 Vtp，PMOS导通，相当于电流源，NMOS相当于非线性电阻；
d.VID VTP、NMOS开、PMOS关；
5 .哪个描述符合通用性设计的七项原则？ （）
a .无论使用者的经验、文化水平、语言技能、使用时的集中力如何，都很容易理解设计物的使用方法。
b .设计物品对各种能力的人们来说有用且适合。
c .为方便使用者接近、到达、操作、使用提供适当的尺度和空间，无论使用者生理尺寸、身材、动态如何。
d .设计物品应减少偶然动作和失误带来的危害和负面后果。
6 .微处理器IP需要哪些功能？ （）
A. Fetch； b .译码； c .执行； d .编码； e .写回； F.Compile；
7 .以下关于设计抽象度的描述中，哪个是正确的？ （）
a .算法级描述决策系统实施例(架构、算法)；
b .栅极电平描述是基于基本元件(AND/OR/NOT/FF等)的电路设计；
c .门级描述决定硬件的处理方式(数据电路和控制电路)；
D. RTL描述包括时钟级时序设计；
8 .以下描述比较不同抽象度设计的模拟速度，哪个是正确的？ （）
a .算法级门级RTL级B. RTL级门级算法级；
c .门级算法级RTL级d .算法级RTL级门级
9 .以下逻辑整合的描述，哪个是正确的？ （）
a .逻辑整合
结果是唯一的；B. 逻辑综合技术可分为生成顺序电路和生成组合电路两类；
C. 布尔逻辑公式的简化一般与制造工艺无关。
D. 同一逻辑可以由多种电路实现，逻辑综合则选择与面积、延迟时间、功耗等要求最接近的电路。
10. 以下问题描述中，哪些有可能通过可测性设计发现？ ( )
A. 制造误差； B. 性能问题； C. 制造故障； D. 功能未满足顾客的需求；
11. 以下关于可测性设计的描述中，哪些是正确的？ ( )
A. 可测性设计就是在设计阶段考虑测试因素，牺牲一部分芯片面积换得测试的容易化 ；
B. 可测性设计使用自动生成工具（ATPG），易于生成故障覆盖率高的测试模式。
C. 可测性设计由于增加了设计负荷，将一定导致芯片整体开发成本的增加。
D. 可观察性与可控制性是衡量可测性设计的两个尺度。
12. 以下描述与可测性设计的设计制约相关，哪些是正确的？ （ ）
A. 禁止使用循环组合电路；
B. FF的时钟信号必须能够从外部端口直接控制。
C. FF的复位信号必须能够从外部端口直接控制。
D. 扫描测试时，RAM和内核需要分开进行设计。
13. 在以下关于内建自测试法的描述中，哪些是正确的？ ( )
A. 由于内嵌测试模式发生器，不需要额外生成测试模式；
B. 由于只输出GO/NOGO，故障分析很困难；
C. 由于内嵌测试输出评估部，不需要高价测试设备，可降低成本；
D. 不可用于Burn-In测试；
14. SOC设计采用基于IP分离的可测性设计，具体的实现手段有：（ ）
A. Distributed BIST; B. Direct Access;
C. Test Bus; D. Boundary Scan;
15. 以下时间因素中，会对电路最终的工作频率产生影响的有： （ ）
A. clock skew; B. 组合电路的最大延迟；
C. FF的Setup时间； D. FF的Hold时间；
16. 以下属于版图设计的验证科目有： （ ）
A. DRC； B. LVS; C. 时序验证； D.信号完全性
17. 在以下关于布局布线算法的描述中，哪些是正确的？ ( )
A. 是一种高速计算近似值的算法；
B. 是在实际可行的时间内计算布局布线最优解的算法；
C. 是求局部最优解的算法；
D. 为了让近似值接近最优解，有必要改变执行条件（初解、控制参数）多次进行重新计算；
18. 在以下关于布局布线的描述中，哪些是正确的？ ( )
A. 布线分全局布线与详细布线两个阶段，决定布线途径；
B. 当某个布线变为不可能时，确定并拆除成为其障碍物的布线群，进行重新布线，使其不再成为其它布线的障碍；
C. 基于阶层的布局设计包括自顶向下的布图规划和自下向上的模块布局；
D. 自顶向下的布图规划包括对阶层模块进行面积预估、确定aspect比、放置模块及模块间时间制约的分割；
19. 以下属于光刻工艺的为： ( )
A. 光刻胶涂覆； B. 曝光； C. 显影； D. 腐蚀；
20. 以下为封装外型的为： ( )
A. DIP； B.QFP； C. BGA； D. CSP；
得分
评卷人
三. 以下代码描述了4位到2位的解码器模块DEC（具体见以下注释）。请使用Verilog HDL描述语言写出能满足下列条件的测试平台模块testbench：1.DEC作为 testbench的子模块，所有输入信号都由testbench生成并供给；2.输入信号din必须随机生成；3.必须在testbench内部自动判定DEC输出信号dout正确与非；4.能够将波形保存至文件。(20分)
// decoder: din dout
// 1xxx 11
// 01xx 10
// 001x 01
// 000x 00
module DEC(clk, rstn, din, dout);
input clk, rstn;
input [3:0] din;
output [1:0] dout;
reg [1:0] dout;
always@(posedge clk or negedge rstn)
begin
if (!rstn)
dout <= 2'b00;
else if (din[3] == 1'b1)
dout <= 2'h3;
else if (din[2] == 1'b1)
dout <= 2'h2;
else if (din[1] == 1'b1)
dout <= 2'h1;
else if (din[0] == 1'b1)
dout <= 2'h0;
end
endmodule