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1 .概述
随着时间的推移，数字电路的设计方式：元件-单元-RTL-IP
SV是一种系统级仿真和验证的语言
使用Verilog HDl语言的数字集成电路设计的优点包括：
)1) Verilog HDL在硬件描述方面具有高效、灵活的优势；
)导线维护方便，可移植性强
)3)测试和仿真功能强大。
2 .模块
模块是verilog HDL设计的基本单元结构
输入信号输出信号输入输出信号
3 .模块调用和结构化建模
硬件描述语言建模方式
(1)数据流建模：行为层面建模
)3)结构化建模)采用现有的功能模块，通过调用形成更大规模电路的设计方法，在大规模编程中使用量较大，特别是在系统级电路设计中使用量较大。
根据调用的子模块的抽象级别，可以将模块的结构描述方法分为三类：
(1)模块级建模)通过调用用户设计生成的下级模块说明硬件电路结构。 在这种情况下，模块由下级模块的实例组成。
)2)门级建模)通过调用Verilog HDL内部的基本门级组件说明硬件电路的结构。 在这种情况下，该模块由基本门级组件的实例组成。
)3)开关级建模)调用erilog HDL内部的基本开关元件说明硬件电路的结构。 在这种情况下，该模块由基本开关电平元件的实例构成。
交换机级别更基本、更简单(vhdl不支持) ) )。
可以通过模块调用的其他方法减少代码量
4 .模块端口应对方式
注：在实际的APP应用中，工程部门主要采用端口名称感知方式，以确保程序的可靠性，
2 )不同断裂位置宽度(低端定位) )
5 .门级建模开关级建模
buf :驱动缓冲，提高驱动能力
6 .连续赋值语句
数据流说明：复合电路
数据流建模：基于连续赋值语句和运算符的建模方法
注：
)1)赋值目标只能是导线类型(wire )或标量或向量的导线网格拼接，而不是标量或向量寄存器
)2)连续赋值语句总是在连续赋值中活跃的。 赋值语句右边表达式的任何变量发生变化时，表达式立即计算，计算结果立即提供给左边信号(如果没有定义延迟量) (组合逻辑) ) )。
)3)连续赋值语句不能出现在过程块中
)4)多个连续赋值语句之间呈并行关系，因此与位置顺序无关
)5)连续赋值语句中的延迟具有硬件电路中惯性延迟的特性，所有小于该特性的信号变化脉冲都被滤波，不出现在输出端口
7.VerilogHDL运算符
在赋值语句中，算术运算结果的长度由操作左端的目标长度决定
关系运算结果是1比特信号
逻辑运算结果是1比特信号
在递归运算符中，单眼运算符操作向量型变量
移位运算符：信号丢失后，末端信号处理只存在零补充，但在电路使用中通常将最后一位设置为其它值而不是零(所以很少使用移位)。
移位运算符实际上很少使用，但连接{}和副本{}的运算符在电路形式中很常用
8.Verilog Hdl数据流建模例程
异或(奇检查
与嵌套的if-else相同
超前进位加法器的速度比普通加法器快。 因为大部分电路是并联的