时序问题输入时序约束输出时序动态约束创建时间约束保持时间约束例题参考资料
在时序问题时序逻辑电路中，触发器在时钟的上升沿将d复制到输出q。 这个过程叫做在时钟的边沿对d进行采样。 D采样时必须稳定与拍照相似。 在照相机打开时间物体必须稳定，必须稳定。 如果不稳定，则发生准稳定现象的输入时序约束建立时间：tsetup=数据必须保持直到时钟沿的时间(稳定的，即不变的)保持时间：thold=数据必须在时钟沿之后稳定
输出定时最小延迟(clock-to-q连续延迟) : tccq=从clk上升沿到输出q开始变化的时间传播延迟(clock-to-Q propagation delay ) :
动态约束同步时序电路的输入必须在时钟沿附近的开口时间(设置和保持)保持稳定，输入必须在以下时间在时钟沿上升沿之前保持稳定： 输入必须在建立时间tsetup时时钟沿上升后稳定，输入至少在保持时间thold时稳定。 因此，约束逻辑元件的建立时间和保持时间来建立时间约束
tpcq ()是寄存器R1的传送延迟TPD(propagationdelay )，组合逻辑的传送延迟setup:是寄存器R2的设定时间CLK的两个上升沿的因为作为系统时钟周期TChttp://www.Sina.coon的D2必须在下一个时钟沿之前的创立时间之前稳定，所以系统时间周期必须满足以下公式Tc tpcq tpd tsetup。 在商业设计中，时钟周期始终由研发主管和市场部提出(确保产品的竞争性)。 然后，制造商决定从触发时钟到q的传播延迟tpcq和建立时间tsetup。 由于设计师通常只能控制一个变量tpd，所以改写公式如下： 为了满足R2的建立时间保持时间限制
tccq )是寄存器R1的最小延迟tcd (或tpd Tc (tpcq + tsetup )的最小延迟tccq tcd tholdtccq和tcd是触发的属性，通常不受设计者的控制。 重新排列上式，在组合逻辑最小延迟： 组合逻辑以下的情况下，在两个触发器之间没有组合逻辑，此时tcd=0，如果要满足不等式，则为触发器的tccptholpcom 为了满足这个条件，现在
例题
参考资料中国大学mooc计算机组成原理.东北大学
数字设计和计算机体系结构，第2版