以下设计均采用Quartus-II 16.0软件，版本大于9.0，模拟时使用外部软件。 我在用modelsim做模拟。 包括时序模拟和功能模拟。
一.实验原理
半加成设计由两个基本逻辑门元件组成，包括与门和逻辑门。
半加法器的逻辑表示为SO=AB； CO=A B；
SO等于a和b，CO等于a和b。 在这里，SO是数值端口，CO是进位端口，a、b是数据输入端口。
二.建设工程
在设计原理图输入法之前，首先介绍如何创建新项目。
步骤打开Quartus软件。
单击“新建项目向导-下一步”。
步骤3 :选择项目文件的子库存，然后输入项目名称- next - next。
步骤4 (在4(family栏中选择芯片型号-Cyclone IV E，在Name栏中选择EP4CE115F29C7，完成选择后单击next。
在步骤Simulation栏中选择Modelsim-Altera和VHDL。 如下图所示
第六步：检查工程是否建错了。
因为这上面记载了工程的全部信息，所以如果检查没有错误的话，创立工程就可以了。
*顶级文件必须与原理图文件名、VHDL文件名一致。 否则会发生错误！
三.输入法
半加成可以采用原理图输入法和文本输入法两种输入法。
1 .原理图输入法
2 .文本输入
参照代码如下所示。
库IEEE； -库文件USE IEEE.STD_LOGIC_1164.ALL； ENTITY h_adder IS --实体PORT(--端口定义A : IN STD_LOGIC； B : IN STD_LOGIC； SO : OUT STD_LOGIC； CO : OUT STD_LOGIC； END ENTITY h_adder； ARCHITECTURE fh1 OF h_adder IS --结构BEGIN SO=A XOR B； CO=A AND B； 结束架构fh1； 四.模拟波形
原理图输入法可以转换为VHDL文件，进行模拟。 下面介绍了如何模拟VHDL文件。
1 .选择processing-start-starttestbenchtemplatewriter
2 .打开测试文件。 要使用外部软件modelsim进行模拟，必须将后缀更改为. vht文件。
选择文件打开- simulation-medel sim-h _ adder.vht。 请注意，后缀是vht
3 .初始化输入信号并分配值。
SIGNAL A : STD_LOGIC :='0'； SIGNAL B : STD_LOGIC :='0'； 对输入信号的定时控制
在此注释掉WIAT语句，注意字节的写入时机。
4 .选择“辅助设置”。 需要修改一些设置，如下图所示
可以模拟。
a .时序模拟波形图
b .功能模拟