半加法器Verilog描述半加法器的说明
半加成的说明
1、什么是半加成？
用于计算两个一位数的二进制加法，而与低位进位无关。
例如：输入a=1，b=0，输出S=1，C=0。
由异或门和门构成。
逻辑表达：输入a，b，输出s (和数)，c )进位)’
S=a^b；
C=ab；
2、Verilog说明
//1 )布尔函数描述方法moduleh_adder(a，b，s，c )； input A，b； output S，c； assign S=A^B； assign C=AB； endmodule//(2)2)行为描述法moduleh_adder(a，b，s，c )； input A，b； output S，c； Always@(* ) Begincase({a，B} )2'b00:S=0，C=0； 2'b01:S=1，C=0； 2'b10:S=1，C=0； 2'b11:S=0，C=1； default:S=0，C=0； endcaseendendmodule