JESD204接口调试总结——Xilinx JESD204C IP工程APP应用
JESD204C的上板调试直接跳过了查看其example的过程。 example blockdesign的设计内容很多，看起来很麻烦。 因为我已经有过JESD204B调试的经验，所以JESD204C根据葫芦，将几条重点线直接连接起来，制作出有收发的顶层模块，然后在收发环上进行仿真
显然，需要构建顶级模块作为ADC和DAC的接口
1 .输入智商作为DAC的数据源
2、智商输出作为ADC收集的数据
3、用于AXI总线、IP核配置
4、有些复位线，为了复位phy和axi
5、钟表
6、与FPGA外部JESD器件的接口【高速接口引脚/SYSREF/参考时钟/】
JESD204B:4T4R 4lane采样率245.76Mbps 9.8304G的速度
JESD204C:4T4R 4lane采样率245.76Mbps 8.11008G的速度
使用204C，serdes可以以较低的速率实现与204B相同数据量的传输。
JESD CORE数据的位宽为32bit，正好一个lane复盖了一个{I，Q}
AXI convert : JESD CORE使用AXI接口，除非直接连接到ZYNQ SOC，否则操作需要转换协议
IQ MAPPING/DEMAPPING: IQ数据的配置设定，根据芯片的配置不同，可能需要设定IQ的高低位、尺寸端等
称为SYSREF GEN:的模块可用于产生SYSREF，并被提供给固态芯片和外部固态芯片，其内部发生可以通过CORECLK进行。 该SYSREF也可以进行外部引脚输入。
JESD RXTX JESD IP核心
JESD PHY核
1、gtx_rxblock_sync是否为1
rx_tvalid是否为1
均为1，FPGA侧正常
同时，外部芯片也要查看是否接收到同步和正常，也要查看链构建标志。
只要确认在两侧构筑链条，就没有问题
2、环回jesd phy具有gtx_loopback_in端口，用于组成RXTX高速接口的环回，在主板调试出现问题时非常有用。 也用于确认第一次上板调试时能否自己构建链，数据是否正常
3、预加重参数
. gtx_txpostcursor_in
. gtx_txprecursor_in
. gtx_txdiffctrl_in
如果确定信号质量差，可以调整这些参数，在调整这些参数之前，可以创建和扫描ibert眼模式
4、操作流程（这个是比JESD204B IP核多的步骤，重要）
至少需要收发核心的0x20、0x24寄存器的操作
0x20寄存器先写1，后写0，使构成AXI的构成有效
最后的0x24寄存器写着1，表示开始接收和发送。 必须写在这里。 否则就不会开始收发了。
是2021年11月8日写的。
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