以前刚接触FPGA的时候，知道了时间约束，遇到了留出时间裕度和留出时间裕度的概念，非常费解；
秋天的招募过去了，这种类型的主题我也看过很多，但很多都很相似，是下面这个模式。
很久以前还在仔细分析，但总觉得很复杂，有点害怕。 需要求出数据请求时间和数据到达时间，留出从数据请求时间中减去数据到达时间后的时间裕度。 例如，制造馀地
这样理解也没有问题。 可以提供创建数据的边距：
假设上面的时钟倾斜为零。
当然可以理解上述的按压方法，但我觉得还是简单粗暴的想法更容易理解：
这些时间序列模型包括：
系统时钟必须满足以下关系：
因为钟表t是固定的，所以制造时间的空闲，不过是填满dff制作钟表后还有空闲的时间：
同样，为了保持时间，应该满足的关系如下。
其他提示：
所有Tskew如下所示。
因此，Tskew可以是正的也可以是负的。 如果为负，则有利于满足保持时间，如果为正，则有利于满足建立时间。
因此，保留时间裕度也只是在满足dff保留时间之后，出现裕度的时间：
最后，无论是制造时间富馀，还是保持时间富馀，为了正则满足时间序列的要求，为了负不满足时间序列。
要腾出时间：
发现组合逻辑延迟Tgate不能过大，过大会影响创立时间的满足；
保持时间有富馀时：
门的延迟Tgate也不能太小。 太小了不利于保持时间的满足。
参考：时间序列分析的静态时间序列分析基础