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段世林0308054205
二进制并行加法器是可以并行生成二进制算术和的逻辑部件，根据其进位方式分为串行进位和进位二进制并行加法器。
目前常用的串行进位4位并行加法器为T692，进位4位并行加法器为T693。 该芯片的引脚排列图和逻辑符号分别如图右上图和右下图所示。 图中，A4、A3、A2、A1为二进制被加数； B4、B3、B2、B1为二进制数； C0是低位的进位输入FC4是高位的进位输出，F4、F3、F2、Fl是相加的和的个数。
二进制并行加法器I
串行进位二进制并行加法器是由全加法器级联而成。 特点是被加数和加数的各位同时到达各位的输入端，而各位的全加器的进位输入从低位到高位依次串行传递，各进位形成一个进位链。 因为各位的加法之和与本位进位输入有关，所以最高位必须在各低位全部相加并发送进位信号之后才能生成运算结果。 很明显，该加法器的运算速度越慢，位数越多，速度越低。
二进制并行加法器
为了提高加法器的运算速度，必须缩短或消除逐次传输进位信号所需的时间，不依赖于下位进位，各进位直接由加法数和被加数决定。 基于这一思想设计的加法器也被称为进位“进位先行”的二进制并行加法器。
基于全加法器的“进位”输出式ci=aibi(aibi ) Ci-1
当第I位被加数Ai和加数Bi都为1时，AiBi=1，并且无论下位运算的结果如何，本位都一定会产生进位输出，即Ci=1，因此将Gi=AiBi定义为进位发生函数； 如果只有Ai和Bi之一为1，即AiBi=0，Ai Bi=1，则可以为Ci=Ci-1，即，如果Ai Bi=1，则可以将来自低位的进位输入发送到本位进位输出。 因此，将Pi=Ai Bi定义为进位传递函数，将Pi和Gi代全加法器的“和”和“进位”的输出式定义为
fi=aibici-1=pigi’ci-1
ci=AIBI(AIB ) Ci-1=Gi PiCi-1
二进制并行加法器
在i=1、2、3、4情况下，4位并行加法器的各位的进位输出式为C1=p1c0GLC2=p2c 1g 2c3=p3c 2g 3c4=p4c3g 4
代入整理后，依次为C1=PlC0 G1 C2=P2P1C0 P2G1 G2
C3=P3P2P1C0 P3P2Gl P3G2 G3
C4=P4P3P2P1C0P4P3G1P4G3G2
P4G3 G4
由上述公式可知，各进位输出只依赖于Pi、Gi、C0。 Pi、Gi依赖于Ai、Bi，但由于同时提供Ai、Bi和C0 (通常C0在运算前预先设定)，所以同时产生各位进位能量，提高运算速度。 对各进位输出式稍加变换，进行进位的4位2进制并行加法器的逻辑电路图如右图所示。
二进制并行加法器
二进制并行加法器除了二进制加法之外，还可以实现代码转换、二进制减法、二进制乘法、十进制加法等功能。 举个例子来说明吧。
例7 .设计一个代码转换电路，用1位二进制并行加法器将8421代码转换为其余3代码。
通过求解剩下的3码的定义，可以看到剩下的3码是8421码加上3的代码。 因此，为了用4位二进制并行加法器实现从8，421代码向剩下的3代码的变换，从4位二进制并行加法器的输入端A4、A3、A2、Al输入8，421代码，从输入端B4、B3、B2、B1输入2进制0011
二进制并行加法器
例7.2位二进制并行加法器设计4位二进制并行加法/减法器。
设a和b分别为4位的二进制数。 其中，A=a4a3a2a1是被加数(或被减数)，B=b4b3b2b1是加数(或减数)，S=s4s3s2s1是和数(或差数)。 然后，将m作为功能选择变量，在M=0情况下，为A B； M=1时，执行A-B。 减法采用补数运算。
可以用一个4位二进制并行加法器和四个异或门实现上述逻辑功能。 具体而言，可以将4位二进制数a直接加到并行加法器的A4、A3、A2、A1输入上，将4位二进制数b通过异或门加到并行加法器的B4、B3、B2、B1输入上。 将功能选择变量m作为异或门另外一个输入同时加到并联加法器的C0进入输入端子上
二进制并行加法器VI
由此，在M=0的情况下，C0=0，biM=bi0=bi，加法器实现A B； 在M=1的情况下，C0=1，biM=bi1=bi‘，加法器实现ab’1，即A-B。 其逻辑电路图如上图所示
例7.3位二进制并行加法器设计了两个用剩下的三个代码表示的1位十进制加法器。
求解剩下的3码特征，如果将剩下的3码表示的两个十进制数相加，则需要修改加法结果。 修正法则是，如果加法结果没有进位，那么和就需要减少3； 如果加法结果中发生进位，则和必须加上3。 由此，能够用两张4位2进制并行加法器和一个反相器实现规定功能、逻辑电
路图如右图.二进制并行加法器Ⅶ
其中，片Ⅰ用来对两个1位十进制数的余3码进行相加，片Ⅱ用来对相加结果进行修正。修正控制函数为片Ⅰ的进位输出FC4，当FC4=0时，将片Ⅰ的和输出送至片Ⅱ，并将其加上二进制数1101(即采用补码实现运算结果减二进制数0011)；当FC4=1时，将片Ⅰ的和输出送至片Ⅱ，并将其加上二进制数0011，片Ⅱ的和输出即为两余3码相加的和数。
例7．4 用4位二进制并行加法器实现4位二进制数乘法器的逻辑功能。
解 设两个无符号4位二进制数X和Y，X=x3x2x1x0，Y=y3y2yly0，则X和Y的乘积Z为一个8位二进制数，可令Z=Z7Z6Z5Z4Z3Z2ZlZ0。两数相乘求积的过程如下：因为两个1位二进制数相乘的法则和逻辑“与”运算法则相同，所以“积”项xiyi(i，j=0，1，2，3)可用两输入与门实现。而对部分积求和则可用并行加法器实现。由此可知，实现4位二进制数乘法运算的逻辑电路可由16个两输入与门和3个4位二进制并行加法器构成。逻辑电路图如下图。