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(Verilog 练习 7段数码管译码器)

时间:2023-05-04 22:56:09 阅读:122069 作者:759

代码如下。 (测试bench代码是我自己写的。 仅供参考) )。

//2021-11-2//7段码解码器; `时间比例1 ns/10 psmoduleseg _ dec (num,a_g ); input[3:0] num; output[6:0] a_g; //a_g[6:0]--{a、b、c、d、e、f、g}; reg[6:0] a_g; Always@(num ) begin case (num )4) d0:a_g=7) b111_1110; 4'd1: a_g=7'b011_0000; 4'd2: a_g=7'b110_1101; 4'd3: a_g=7'b111_1100; 4'd4: a_g=7'b011_0011; 4'd5: a_g=7'b101_1011; 4'd6: a_g=7'b101_1111; 4'd7: a_g=7'b111_0000; 4'd8: a_g=7'b111_1111; 4'd9: a_g=7'b111_1011; default: a_g=7'b000_0001; endcaseendendmodule//---testbenchofseg _ dec---- modules eg _ dec _ TB; reg[3:0] num_in; wire[7:0] a_g_out; seg_decseg_dec(.num(num_in ), a_g ) a_g_out ); initial beginnum_in=0; #140 $stop; end always#10 num_in=num_in 1; 结束模块的模拟结果如下

3359 www.bilibili.com/video/b v1hx 4y 137 ph? p=3s pm _ id _ from=page驱动程序

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