目录一、“组合”和“定时”二、同步时序电路和异步时序电路三、同步时序电路四、双稳态4.1数字分析4.2模拟分析4.3亚稳态特性五、锁存器和触发器(Flip-Flop )参考资料
一.“组合”和“按时间顺序”
逻辑电路大致分为两种，即组合逻辑电路和定时逻辑电路。
组合逻辑电路的输出仅取决于当前输入，时序逻辑电路的输出不仅取决于当前输入，还取决于过去的输入序列。 [1]
我看到的时序电路的两种不同的模型画法如下。
图像源[1]
二、同步定时电路和异步定时电路根据触发器工作特性而不同，定时电路可以这样分类。
在时序电路中，所有触发器的状态变化同时发生在同一时钟信号（clock signal）作用下时，称为同步时序电路。
在时序电路中，在3358www.Sina.com/的情况下，各触发器的状态变化不是同时发生的，而是有先有后的。 将这样的时序电路称为3358www.Sina.com/。 [1]
那么，现在发生了问题。 什么是没有统一的时钟信号？ 什么是异步时序电路？
三.同步时序电路的图片来源： [2]
触发器接收从组合电路输入信号，从时钟得到以一定间隔产生的脉冲。
所以触发器到底是什么，用它做什么？
只有当时钟脉冲改变时(例如，当时钟脉冲从0变为1时)，触发器的状态才会改变。 此时，称为有效的时钟信号。 时钟信号无效时，即使组合电路的输出发生变化，触发器输出也不会变化。 [1]
四.双稳态4.1数字分析入门推荐阅读：双稳态与单稳态
上图为最简单的时序电路，由一对逆变器(NOT )形成的反馈电路。 该时序电路没有输入，但有q和Q_L两个输出。
如果q为低电平，则下一反相器输入低电平，输出高电平； 这还迫使上述反相器输出维持在低电平，这是一种稳定的状态。 如果q为高电平，则下面的反相器输入为高电平，输出为低电平，从而迫使q保持高电平。 这是另一种稳定状态。
双稳态元件没有输入，所以也无法变更或控制其状态。 接通电源后，他会随机出现两种状态之一，并永久保持这种状态。
4.2仿真分析
因为没有接触过模拟电路这门课，所以具体的分析过程在此不赘述。
根据上图寻找平衡点，即两条传递函数曲线的交点。 令人惊讶的是，在图中找到的平衡点是三个而不是两个。 其中标记为“稳定状态”(stable )的两个平衡点对应于上一次数字分析时确定的两个状态。
图中，记载为“亚稳定状态”的第三个平衡点正好位于有效逻辑1电平和有效逻辑0电平的中间位置，因此不是有效的逻辑信号。 如果能使电路在准稳定点工作，理论上电路可以无限地停留在其状态。
4.3亚稳态特性metastableoccursatthepointwherebothinputsarehalfwaybetween0and 1。
这一点并不是真的很稳定。 这是因为随机噪声会使在准稳定点工作的电路移动到稳定的工作点。
如果你在高处扔球，你可能很快就会滚到山的这边或那边。 但是，如果正好把球放在山顶上，在风、动物或地震中滚下来之前，你可能会不稳定地在那里停留一段时间。
双稳态电路在进入不确定的稳态之前，在稳态下也可能停留不可预测的时间。
要把球从山的一侧踢到另一侧，请考虑一下如果用力大、小或正好，会发生什么。
把这种情况加到电路上。 接下来学习的S-R锁存器，加载s输入端的脉冲后，锁存器的状态将从0状态变为1状态。 s输入端有最小脉冲宽度的限制。 [3]
五.锁存器和触发器(Flip-Flop )锁存器和触发器是大多数定时电路的基本组成部分。
一些教科书和数字设计者可能故意不区分锁存器和触发器。 我觉得我们作为学习者，理解、记忆和理解作者的意图就可以了。
所有数字设计者将这样的定时器件称为时钟信号，该器件平时对输入进行采样，为时钟信号。
许多数字设计者还将另一个定时设备称为触发器（Flip-Flop），该设备不断地监测其所有输入，只在时钟信号所确定的时刻改变其输出。 [3]
最大的不同在于触发器是边沿触发器，锁存器是电平触发器。
锁存器： SR锁存器、具有控制输入的SR锁存器、d锁存器
SR锁存器_个人整理
触发：主从d触发，主从JK触发
RS锁存器、d锁存器、d触发器简介
参考资料[1][2][3]其实是三本不同的书，但文章是前不久写的，当时写完了，但没有添加参考资料的信息。 今天读了这篇文章对自己有点帮助，所以决定发出去。 结果，我忘了是哪三本书。 ffdc…
dbq写书的老师们，有一天想起来了。 或者，我在哪个书中找到了文章中引用的词，我一定会回去添加到文章中。