前期介绍了行波进位加法器(Ripple Carry Adder，RCA )依赖于低位进位，具有较长的进位链和关键路径。 在RCA改进中，进位选择加法器(Carry Select Adder )是相对特殊的，但是因为加法器的简称为CSA太多，这里使用全名。
一.进位选择加法器
进位选择加法器由2个行波进位加法器和1个选择器构成，一个RCA加法器假设进位为0，另一个RCA加法器假设进位为1，其结构如下。
4位进位选择加法器的基本块构成
假设由4个蓝色全加器组成的RCA进位输入c0=0； 假设由4个绿色全加法器组成的RCA为进位输入c0=1。 当从低级开始进位Cin为0时，选择蓝色RCA的进位c4作为加法器的进位输出； 如果来自低级的进位Cin为1，则选择绿色RCA的进位c4作为加法器的进位输出。 同时，Cin作为选择器选择信号，控制S3~S0的输出是来自蓝色RCA还是来自绿色RCA。
如以下的图16位进位选择加法器那样，分层级联4位进位选择加法器时，各级的进位同时经过4个全加法器延迟同时生成，但选择信号在经过最低位的4位RCA后有效，经过3个数据选择器延迟后CCC 因此，与同等的16位行波进位加法器相比，进位选择加法器大幅提高了速度，是以速度换取面积设计的典型代表。
16位进位选择加法器
其关键路径请参见下图中的红色绘制路径。
选择进位加法器总结：
优点：对于更大位宽的加法器的高位进位不依赖于进位传播，速度更快。 但是，正确的输出必须等待正确的进位选择信号的输出。 缺点：电路面积需要巨大的费用，在n位加法器的情况下，需要比RCA几乎两倍的全部加法器的个数和更多的额外的数据选择器。 此外，对于由n个比特进位选择加法器构成的基本块，其大小可以相同或不同，即，其中RCA全部加法器的个数可以不同。
由进位选择加法器构成的加法器也被称为Conditional Sum Adder。
二. Verilog设计
基于4位RCA模块，增加数据选择器，组成基本的4位进位选择加法器，通过4位进位选择加法器级联4级构建16位进位选择加法器，第一级进位延迟为4个全加器和1个数据选择器
16位进位选择加法器
16位进位选择加法器网表
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