6提到了水平触发器的d型触发器。 其特征是时钟为低电平时，数据输入无效，只有时钟为高电平I时，数据输入才输出到q。
在某些情况下，可能需要另一种触发方法：边缘触发。 在边缘触发器中，只有当时钟从0跳到1时，输出才会发生变化。 边缘触发器的d型触发器中，2级R-S触发器连接如下。
时钟侧的输入同时控制第一级的R-S触发器和第二级，但请注意时钟信号在第一级发生了反向动作。 这意味着除了时钟信号为0时保存数据外，第一级R-S触发器和d型触发器的工作原理完全一致。
进一步分析：
1、在非工作状态下，数据和时钟输入都是0，且q的输出也是0
2、数据端子输入1后，第一级触发器的状态发生变化。 因为时钟输入反过来变成1。
但是，由于时钟输入仍然为0，所以二级触发器的状态不会改变。
3、现在时钟输入为1的话，第二级触发器的输出会发生变化，q输出为1。
区别在于，无论数据端的输入如何变化都不会影响q的输出。
因此，只有时钟输入从0变为1的瞬间，q的输出才会发生变化。
因此，其真值表表示如下(上箭头表示从0变为1，称为正转跳跃)。 相反是负跳跃) :
那个符号如下。 小三角符号表示触发器是边缘触发器。
看看使用边缘d型触发器的电路。 请想起前面提到的振荡器。 那个周期的输出总是以0和1变化。 将振荡器的输出作为边d型触发器的时钟输入，将触发器的q反输出作为自己的数据端子输入。 电路图如下所示。
假设电路刚启动时，时钟输入为0，q的输出也为0，则q反相的输出为1，q反相与d端子的输入连接。
时钟从0变为1时，q的输出与d的输入相同
时钟输入现在为1，如下表所示。
时钟的输入为0，不影响输出。 如下表所示。
现在表又变成1了。 因为d的输入为0，所以q输出为0，q反输出为1。
因此，如下表所示，d的输入也为1。
可以简单地将以上现象归纳为，每当时钟输入从0变为1时，q侧输出发生变化。 下面的时序图更清楚地说明这个问题。
假设该振荡器的频率为20Hz，即20个周期的时间为1秒，则q的输出频率为其一半，即10Hz。 因此，该电路称为分频器，其q输出被反馈到触发器的数据端子输入d。
当然，分频器的输出可以作为另一个分频器的clk输入被再次分频。 接下来是连接了三个分频器的图像：
上面四个信号的变化规律如下图所示。
这只是说明了其中的一部分，因为该电路会重复上述过程反复变化。 此图标的值0和1如下所示：
将此图顺时针旋转90度，从左到右记录每行4位数字，如下表所示。
可见该电路具备计数功能。 连接这8个触发器，放入箱子，构成8位计数器。
每个触发器的输出是下一个触发器的时钟输入，该必然存在一定的延迟。 更先进的计数器是“并行(同步)计数器”，该计数器的所有输出在同一时刻变化。
随着触发功能的增加，其结构也变得更加复杂，具备预设和清除功能的边缘型d触发器如下所示。
其真值表如下：当预设和清除均为0时，它是普通的边d触发器。
电路图的符号如下。
以上是边缘d型触发器。