时序逻辑电路设计高级——Verilog HDL语言6位10进制计数器24位寄存器
6位十进制计数器modulecounter6bit_test(ENA，CLR，F_IN，q )； 输入ENA； 输入clr； input F_IN； output [23:0] Q； reg [23:0] Q； reg F_OUT； 请在/*下面添加代码以完成6位十进制计数器*//*begin*/Always@(posedgef_in ) beginif ) clr ) Q=0； ELSEif(ENA ) if ) q[3:0]4'b1001 ) Q[3:0]=Q[3:0] 1'b1； elseif(q(733604 )4) b1001 ) Beginq ) 7:4 )=q ) 7:4 )1) B1； Q[3:0]=0； endelseif(q[11:8]9) beginq [ 11:8 ]=q [ 11:8 ]1' B1； Q[7:0]=0； endelseif(q[15:12]9) beginq [ 15:12 ]=q [ 153:12 ]1' B1； Q[11:0]=0； endelseif(q[19:16]9) beginq [ 19:16 ]=q [ 19:16 ]1' B1； Q[15:0]=0； endelseif(q[23:20]9) beginq [ 23:20 ]=q [ 233:20 ]1' B1； Q[19:0]=0； end else Q=0； /* End */end endmodule 24位寄存器modulelatch24_test(inputclk，input [23:0]d，output reg[23:0]q )； //在下方添加代码，输入24位寄存器/* Begin */always @(posedge clk ) q=d； /* End */endmodule