至今为止说过的最好的d触发器是从www.runoob.com转载的
33559 www.run OOB.com/W3C note/verilog2- gate-delay.html
在d触发器下，从门级建模的角度设计了d触发器。
SR触发器SR触发器的构成图和真值表如下所示。
1、s为低电平时，G1输出端q为高电平，反馈到G2输入端。 此时，如果r为高电平，则G2输出端q’变为低电平。
2、r为低电平s为高电平时，分析相同情况。
3、s和r都为高电平时，q=1(q )=0)的情况下，即使q反馈到G2输入，输出q )也保持为0，即使q )反馈到G1输入，输出q也保持为1，成为稳定状态。 q=0(q )=1)同样，q和q )的值不变。 也就是说，s和r都为高电平时，该电路具有保持的功能。
4、s和r均为低电平时，输出q和q’均为高电平，并不是互补关系。 所以这种情况是被禁止的。
SR锁存器可以通过在基本SR触发器之前添加两个NAND门来配置带控制端子的SR锁存器。
SR锁存器及其真值表如下所示。
当EN=0时，G3、G4截止，SR锁存器保持输出状态。
EN=1时，与基本的SR触发的动作原理完全相同。
d锁存器的基本SR触发器的输入端不能同时为0。 另外，具有控制端的SR锁存器的输入端不能同时设为1。 否则，会导致输出端q和q’的非互补矛盾。
为了消除这种不允许状态，当在具有控制端子的SR锁存器机构中加入反转模块以使得两个输入端子处于相反逻辑时，形成d锁存器。
其结构图和真值表如下所示。
1、EN=1时，输出状态根据输入状态的变化而变化。
2、EN=0时，输出状态不变。
d闩锁是电平触发。
在EN=1的有效时间内，d端子的信号多次反转时，输出端子q也多次反转。 这将降低电路的抗干扰性，不是实际需要的安全电路。
为了提高触发器的可靠性，提高电路的抗干扰性，发明了在特定时刻锁存信号的d触发器。
d触发器通过级联两个d锁存器，使时钟反向，构成简单的d触发器，又称Flip-flop。
其结构图和真值表如下所示。
第一级d锁存器也称为主锁存器，在CP为低电平时进行锁存器。 第二级d锁存器也称为从锁存器，时钟与主锁存器相反，CP处于高电平时锁存。
1、当CP=1时，主锁存器的输出端Qm与d端信号的变化一致，从锁存器处于保持状态，输出Qs不变化。
2、当CP从高电平变为低电平时，主锁存器锁存当前d状态，并传递到输出端Qm，保持不变。 另一方面，锁存器输出端Qs与Qm的变化一致。 此时，处于锁存状态的主锁存输出端Qm保持不变，因此即使d触发器输出端Qs端得到新的Qm值，也保持不变。
如上所述，d触发器的输出端Qs具有仅在时钟CP的下降沿对d端进行信号锁存，在剩馀时间保持输出端的信号的功能。
如下图所示，将二级d形闩锁展开为门级结构。